JPH05227017A - 収束モード切り換え式ディジタルｐｌｌ装置 - Google Patents
収束モード切り換え式ディジタルｐｌｌ装置Info
- Publication number
- JPH05227017A JPH05227017A JP4023042A JP2304292A JPH05227017A JP H05227017 A JPH05227017 A JP H05227017A JP 4023042 A JP4023042 A JP 4023042A JP 2304292 A JP2304292 A JP 2304292A JP H05227017 A JPH05227017 A JP H05227017A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- frequency division
- threshold value
- down counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 入力クロックと出力クロックの位相差が０に
なるまでの収束時間を短くし、且つ、出力クロックのジ
ッタを効果的に抑圧する。 【構成】 Ｄ−ＦＦ型位相比較器２は出力クロックが入
力クロックに対する進相、遅相を論理〔１〕、〔０〕で
出力し、アップダウンカウンタ３は、進相の場合、カウ
ントアップして計数を行い、遅相の場合はカウントダウ
ンして計数を行う。判定回路４は、閾値とアップダウン
カウンタ３からの計数値とを比較して、可変分周回路６
に対して、１／Ｎ、１／（Ｎ＋１）、１／（Ｎ−１）の
分周比を変える分周切り換え信号を出力する。この分周
比の変更は収束モード切り換え回路１０が選択する閾値
を切り換えて行い、アップダウンカウンタ３の段数を切
り換えるのと等価な動作を得る。
なるまでの収束時間を短くし、且つ、出力クロックのジ
ッタを効果的に抑圧する。 【構成】 Ｄ−ＦＦ型位相比較器２は出力クロックが入
力クロックに対する進相、遅相を論理〔１〕、〔０〕で
出力し、アップダウンカウンタ３は、進相の場合、カウ
ントアップして計数を行い、遅相の場合はカウントダウ
ンして計数を行う。判定回路４は、閾値とアップダウン
カウンタ３からの計数値とを比較して、可変分周回路６
に対して、１／Ｎ、１／（Ｎ＋１）、１／（Ｎ−１）の
分周比を変える分周切り換え信号を出力する。この分周
比の変更は収束モード切り換え回路１０が選択する閾値
を切り換えて行い、アップダウンカウンタ３の段数を切
り換えるのと等価な動作を得る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルＰＬＬ（文
中、必要に応じてＤＰＬＬと記載する）の収束モードを
切り換えて入力されたクロック信号（文中、必要に応じ
て単にクロックと記載する）に従属同期したクロックを
発生する収束モード切り換え式ディジタルＰＬＬ装置に
関する。
中、必要に応じてＤＰＬＬと記載する）の収束モードを
切り換えて入力されたクロック信号（文中、必要に応じ
て単にクロックと記載する）に従属同期したクロックを
発生する収束モード切り換え式ディジタルＰＬＬ装置に
関する。
【０００２】
【従来の技術】従来、ＤＰＬＬは、入力クロックと、装
置内で発生するクロックの位相差を比較する位相比較器
と、位相比較の結果をアップダウンカウンタで計数する
一種のループフィルタと、ループフィルタからの制御信
号により出力クロックの位相を調整するための可変分周
回路とから構成されている。
置内で発生するクロックの位相差を比較する位相比較器
と、位相比較の結果をアップダウンカウンタで計数する
一種のループフィルタと、ループフィルタからの制御信
号により出力クロックの位相を調整するための可変分周
回路とから構成されている。
【０００３】このような構成において、可変分周回路は
出力クロック周波数ｆのＮ倍の周波数Ｎｆを有する発信
器等のクロックの分周比を１／Ｎ、１／（Ｎ−１）、１
／（Ｎ＋１）に変更して出力クロックの位相を調整す
る。
出力クロック周波数ｆのＮ倍の周波数Ｎｆを有する発信
器等のクロックの分周比を１／Ｎ、１／（Ｎ−１）、１
／（Ｎ＋１）に変更して出力クロックの位相を調整す
る。
【０００４】この場合、ＤＰＬＬの特性、すなわち、周
波数引き込み範囲と周波数引き込みまでの所要時間は、
位相比較の結果を計数するアップダウンカウンタの段数
と、このアップダウンカウンタの駆動クロックの周波数
で決定される。さらに位相ロック状態での出力クロック
のジッタも同様である。
波数引き込み範囲と周波数引き込みまでの所要時間は、
位相比較の結果を計数するアップダウンカウンタの段数
と、このアップダウンカウンタの駆動クロックの周波数
で決定される。さらに位相ロック状態での出力クロック
のジッタも同様である。
【０００５】このため、アップダウンカウンタの段数を
増加し、あるいは駆動クロックの周波数を小さくして装
置を適度な鈍感なシステムに形成し、位相ロック状態で
の出力クロックのジッタを抑圧する。この場合、ロック
状態となるまでの収束時間が長い。
増加し、あるいは駆動クロックの周波数を小さくして装
置を適度な鈍感なシステムに形成し、位相ロック状態で
の出力クロックのジッタを抑圧する。この場合、ロック
状態となるまでの収束時間が長い。
【０００６】一方、アップダウンカウンタの段数を小さ
く、駆動クロックの周波数を大きくして装置を適度な敏
感なシステムに形成し、ロック状態となるまでの収束時
間を短くする。この場合、ロック状態での出力クロック
のジックが増大する。
く、駆動クロックの周波数を大きくして装置を適度な敏
感なシステムに形成し、ロック状態となるまでの収束時
間を短くする。この場合、ロック状態での出力クロック
のジックが増大する。
【０００７】この場合、ロック状態になるまでの収束時
間を短くし、ロック状態での出力クロックのジッタを小
さくする場合、収束モードの切り換えを行う。
間を短くし、ロック状態での出力クロックのジッタを小
さくする場合、収束モードの切り換えを行う。
【０００８】この収束モードの切り換えは、アップダウ
ンカウンタの段数の変更が一般的であり、位相ロック状
態の検出回路を付加して実現している。
ンカウンタの段数の変更が一般的であり、位相ロック状
態の検出回路を付加して実現している。
【０００９】この検出回路を用いる構成では、図２
（ａ）に示す入力クロックに対して図２（ｂ）に示すよ
うに入力クロックに同期したパルスを生成して、これを
一種の窓とし、出力クロックの立ち上がりエッジが、こ
の窓の範囲内であることを検出する一種のＤ−ＦＦ型位
相比較器によって、アップダウンカウンタの段数を切り
換える。すなわち、入力クロックから生成するパルス幅
をＷとすると入力クロックと出力クロックの位相差がＷ
／２以下の場合は図２（ｃ）に示す位相ロック状態と判
断してアップダウンカウンタの段数を小さく設定する。
また、位相差がＷ／２以上の場合は図２（ｄ）に示す位
相ロック外れと判断してアップダウンカウンタの段数を
大きく設定する。
（ａ）に示す入力クロックに対して図２（ｂ）に示すよ
うに入力クロックに同期したパルスを生成して、これを
一種の窓とし、出力クロックの立ち上がりエッジが、こ
の窓の範囲内であることを検出する一種のＤ−ＦＦ型位
相比較器によって、アップダウンカウンタの段数を切り
換える。すなわち、入力クロックから生成するパルス幅
をＷとすると入力クロックと出力クロックの位相差がＷ
／２以下の場合は図２（ｃ）に示す位相ロック状態と判
断してアップダウンカウンタの段数を小さく設定する。
また、位相差がＷ／２以上の場合は図２（ｄ）に示す位
相ロック外れと判断してアップダウンカウンタの段数を
大きく設定する。
【００１０】なお、パルス幅Ｗは、入力クロックと出力
クロックの許容位相差によって決定する。
クロックの許容位相差によって決定する。
【００１１】
【発明が解決しようとする課題】ところで、従来例のＤ
ＰＬＬでは、アップダウンカウンタの段数を増加し、あ
るいは駆動クロックの周波数を小さくして、出力クロッ
クのジッタを抑圧できるが、ロック状態となるまでの収
束時間が長くなるという欠点がある。
ＰＬＬでは、アップダウンカウンタの段数を増加し、あ
るいは駆動クロックの周波数を小さくして、出力クロッ
クのジッタを抑圧できるが、ロック状態となるまでの収
束時間が長くなるという欠点がある。
【００１２】さらに、アップダウンカウンタの段数を小
さく、駆動クロックの周波数を大きくした場合、出力ク
ロック状態となるまでの収束時間は短くなるがロック状
態でのジックが増大するという欠点がある。
さく、駆動クロックの周波数を大きくした場合、出力ク
ロック状態となるまでの収束時間は短くなるがロック状
態でのジックが増大するという欠点がある。
【００１３】本発明は、このような課題を解決するもの
であり、入力クロックと出力クロックの位相差が０にな
るまでの収束時間を短くできるとともに、出力クロック
のジッタを抑圧できる収束モード切り換え式ディジタル
ＰＬＬ装置を提供することを目的とする。
であり、入力クロックと出力クロックの位相差が０にな
るまでの収束時間を短くできるとともに、出力クロック
のジッタを抑圧できる収束モード切り換え式ディジタル
ＰＬＬ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に、本発明は、外部から入力されたクロック信号に従属
同期したクロック信号を発生する収束モード切り換え式
ディジタルＰＬＬ装置において、装置内部で生成した出
力クロック信号と外部からの入力クロック信号の位相を
比較する位相比較手段と、位相比較手段で検出した進み
方向と遅れ方向をそれぞれ計数するアップダウンカウン
タと、アップダウンカウンタからの計数値と、選択して
供給された閾値とを比較して進相、遅相を判断する判定
手段と、判定手段の出力により出力クロック信号の位相
を調整する可変分周手段と、入力クロック信号からパル
スを生成して位相ロック外れを検出する第１の検出手段
と、位相比較手段の出力により位相のロック状態を検出
する第２の検出手段と、第１の検出手段および第２の検
出手段からの出力信号により判定手段に供給する閾値を
選択する収束モード切り換え手段と、閾値に対応した初
期値をアップダウンカウンタに読み込ませる初期設定手
段とを備えることを特徴とするものである。
に、本発明は、外部から入力されたクロック信号に従属
同期したクロック信号を発生する収束モード切り換え式
ディジタルＰＬＬ装置において、装置内部で生成した出
力クロック信号と外部からの入力クロック信号の位相を
比較する位相比較手段と、位相比較手段で検出した進み
方向と遅れ方向をそれぞれ計数するアップダウンカウン
タと、アップダウンカウンタからの計数値と、選択して
供給された閾値とを比較して進相、遅相を判断する判定
手段と、判定手段の出力により出力クロック信号の位相
を調整する可変分周手段と、入力クロック信号からパル
スを生成して位相ロック外れを検出する第１の検出手段
と、位相比較手段の出力により位相のロック状態を検出
する第２の検出手段と、第１の検出手段および第２の検
出手段からの出力信号により判定手段に供給する閾値を
選択する収束モード切り換え手段と、閾値に対応した初
期値をアップダウンカウンタに読み込ませる初期設定手
段とを備えることを特徴とするものである。
【００１５】また、判定手段におけるアップダウンカウ
ンタからのの計数値と、選択して供給された閾値とを比
較して進相、遅相を判断する場合に、オーバーフロー側
の閾値Ｔｏ、アンダーフロー側の閾値Ｔｕ、カウントア
ップダウンの計数値Ｃｏとし、 Ｃｏ＝Ｔｏの場合は分周比１／（Ｎ＋１）、 Ｃｏ＝Ｔｕの場合は分周比１／（Ｎ−１）、 この他の場合に分周比が１／Ｎの分周切り換え信号を可
変分周手段に出力することを特徴とするものである。
ンタからのの計数値と、選択して供給された閾値とを比
較して進相、遅相を判断する場合に、オーバーフロー側
の閾値Ｔｏ、アンダーフロー側の閾値Ｔｕ、カウントア
ップダウンの計数値Ｃｏとし、 Ｃｏ＝Ｔｏの場合は分周比１／（Ｎ＋１）、 Ｃｏ＝Ｔｕの場合は分周比１／（Ｎ−１）、 この他の場合に分周比が１／Ｎの分周切り換え信号を可
変分周手段に出力することを特徴とするものである。
【００１６】
【実施例】以下、本発明の収束モード切り換え式ディジ
タルＰＬＬ装置の実施例について図面をもとに説明す
る。
タルＰＬＬ装置の実施例について図面をもとに説明す
る。
【００１７】図１は実施例の構成を示している。
【００１８】図１において、１は入力クロックが供給さ
れる入力端子、２は入力クロックと出力クロックの位相
を比較するＤ−ＦＦ型位相比較器である。また、３はＤ
−ＦＦ型位相比較器２で検出した入力クロックと出力ク
ロックの位相の進み（進相）方向と遅れ（遅相）方向の
回数をそれぞれカウントアップとカウントダウンとして
計数するアップダウンカウンタ、４はアップダウンカウ
ンタ３の出力値と閾値とを比較するための判定回路であ
る。
れる入力端子、２は入力クロックと出力クロックの位相
を比較するＤ−ＦＦ型位相比較器である。また、３はＤ
−ＦＦ型位相比較器２で検出した入力クロックと出力ク
ロックの位相の進み（進相）方向と遅れ（遅相）方向の
回数をそれぞれカウントアップとカウントダウンとして
計数するアップダウンカウンタ、４はアップダウンカウ
ンタ３の出力値と閾値とを比較するための判定回路であ
る。
【００１９】さらに、５は出力クロックの周波数ｆのＮ
倍の周波数Ｎｆのクロックを発生する発振器、６は判定
回路４からの制御信号により分周比を１／Ｎ、１／（Ｎ
＋１）、１／（Ｎ−１）に切り換える可変分周回路、７
は出力クロックを送出する出力端子、８は入力クロック
からパルスを生成して出力クロックの立ち上がりエッジ
と位相比較して位相ロック外れを検出する第１の検出回
路、９はＤ−ＦＦ型位相比較器２の出力により位相のロ
ック状態を検出する第２の検出回路である。
倍の周波数Ｎｆのクロックを発生する発振器、６は判定
回路４からの制御信号により分周比を１／Ｎ、１／（Ｎ
＋１）、１／（Ｎ−１）に切り換える可変分周回路、７
は出力クロックを送出する出力端子、８は入力クロック
からパルスを生成して出力クロックの立ち上がりエッジ
と位相比較して位相ロック外れを検出する第１の検出回
路、９はＤ−ＦＦ型位相比較器２の出力により位相のロ
ック状態を検出する第２の検出回路である。
【００２０】また、１０は第１の検出回路８と第２の検
出回路９の出力信号により判定回路４で使用する閾値の
値を選択する収束モード切り換え回路、１１は収束モー
ド切り換え回路１０が選択した閾値に対応する初期値を
アップダウンカウンタ３に読み込ませるための初期設定
回路である。次に、この構成の動作について説明する。
出回路９の出力信号により判定回路４で使用する閾値の
値を選択する収束モード切り換え回路、１１は収束モー
ド切り換え回路１０が選択した閾値に対応する初期値を
アップダウンカウンタ３に読み込ませるための初期設定
回路である。次に、この構成の動作について説明する。
【００２１】先ず、出力クロックの位相制御について説
明する。
明する。
【００２２】Ｄ−ＦＦ型位相比較器２は出力クロックの
入力クロックに対する進相、遅相を論理〔１〕、
入力クロックに対する進相、遅相を論理〔１〕、
〔０〕
で出力する。
で出力する。
【００２３】この出力により、アップダウンカウンタ３
は、進相の場合、カウントアップして計数を行い、遅相
の場合はカウントダウンして計数を行う。
は、進相の場合、カウントアップして計数を行い、遅相
の場合はカウントダウンして計数を行う。
【００２４】判定回路４は、閾値とアップダウンカウン
タ３からの計数値とを比較して可変分周回路６に対し
て、１／Ｎ、１／（Ｎ＋１）、１／（Ｎ−１）の分周比
を変更する分周切り換え信号を出力する。
タ３からの計数値とを比較して可変分周回路６に対し
て、１／Ｎ、１／（Ｎ＋１）、１／（Ｎ−１）の分周比
を変更する分周切り換え信号を出力する。
【００２５】すなわち、オーバーフロー側の閾値をＴ
ｏ、アンダーフロー側の閾値をＴｕとし、アップダウン
カウンタ３の計数値をＣｏとすると、Ｃｏ＝Ｔｏの場合
は分周比１／（Ｎ＋１）の分周切り換え信号を可変分周
回路６に出力する。
ｏ、アンダーフロー側の閾値をＴｕとし、アップダウン
カウンタ３の計数値をＣｏとすると、Ｃｏ＝Ｔｏの場合
は分周比１／（Ｎ＋１）の分周切り換え信号を可変分周
回路６に出力する。
【００２６】Ｃｏ＝Ｔｕの場合は分周比が１／（Ｎ−
１）の分周切り換え信号を可変分周回路６に出力する。
１）の分周切り換え信号を可変分周回路６に出力する。
【００２７】これ以外の場合は分周比が１／Ｎの分周切
り換え信号を可変分周回路６に出力する。
り換え信号を可変分周回路６に出力する。
【００２８】なお、Ｃｏ＝ＴｏまたはＣｏ＝Ｔｕの場合
は、１／（Ｎ＋１）、１／（Ｎ−１）の分周切り換え信
号を出力すると同時に初期設定回路１１によってアップ
ダウンカウンタ３に初期値（Ｔｏ−Ｔｕ）／２を読み込
ませる。
は、１／（Ｎ＋１）、１／（Ｎ−１）の分周切り換え信
号を出力すると同時に初期設定回路１１によってアップ
ダウンカウンタ３に初期値（Ｔｏ−Ｔｕ）／２を読み込
ませる。
【００２９】このように収束モード切り換え回路１０が
選択する閾値の値Ｔｏ、Ｔｕを切り換えることによっ
て、アップダウンカウンタ３の段数を切り換えるのと等
価の効果が得られることになる。
選択する閾値の値Ｔｏ、Ｔｕを切り換えることによっ
て、アップダウンカウンタ３の段数を切り換えるのと等
価の効果が得られることになる。
【００３０】次に、収束モードの切り換えの動作、機能
について説明する。
について説明する。
【００３１】第１の検出回路８は、従前の図２示したよ
うに位相ロック状態の検出回路と同一の動作を行う。入
力クロックに同期したパルスを生成して、これを一種の
窓とし、出力クロックの立ち上がりエッジがこの窓の範
囲内か否かを検出する一種のＤ−ＦＦ型位相比較器であ
る。
うに位相ロック状態の検出回路と同一の動作を行う。入
力クロックに同期したパルスを生成して、これを一種の
窓とし、出力クロックの立ち上がりエッジがこの窓の範
囲内か否かを検出する一種のＤ−ＦＦ型位相比較器であ
る。
【００３２】この場合、慣用的な従来技術では、第１の
検出回路８を位相ロック状態と位相ロック外れ状態の二
つの状態の検出に使用するのに対して、ここでは位相ロ
ック外れのみの検出に用いる。すなわち、入力クロック
から生成するパルス幅をＷとすると、第１の検出回路８
は、入力クロックと出力クロックの位相差がＷ／２以上
であることのみを検出するのに用いる。
検出回路８を位相ロック状態と位相ロック外れ状態の二
つの状態の検出に使用するのに対して、ここでは位相ロ
ック外れのみの検出に用いる。すなわち、入力クロック
から生成するパルス幅をＷとすると、第１の検出回路８
は、入力クロックと出力クロックの位相差がＷ／２以上
であることのみを検出するのに用いる。
【００３３】なお、パルス幅Ｗは、入力クロックと出力
クロックの許容位相差によって決定する。また、第２の
検出回路９は、Ｄ−ＦＦ型位相比較器２の出力の論理値
（0、１）が変化することにより位相ロック状態を検出
する。
クロックの許容位相差によって決定する。また、第２の
検出回路９は、Ｄ−ＦＦ型位相比較器２の出力の論理値
（0、１）が変化することにより位相ロック状態を検出
する。
【００３４】これは、入力クロックと出力クロックの位
相が交差した場合、すなわち、遅相の状態から進相の状
態へ変化した場合、あるいは逆の場合に、Ｄ−ＦＦ型位
相比較器２の出力の論理値は反転する。したがって、Ｄ
−ＦＦ型位相比較器２の出力信号の変化点を捉えて、入
出力クロックの位相差が０を検出する。
相が交差した場合、すなわち、遅相の状態から進相の状
態へ変化した場合、あるいは逆の場合に、Ｄ−ＦＦ型位
相比較器２の出力の論理値は反転する。したがって、Ｄ
−ＦＦ型位相比較器２の出力信号の変化点を捉えて、入
出力クロックの位相差が０を検出する。
【００３５】収束モード切り換え回路１０は、第２の検
出回路９が位相ロック状態を検出するまでアップダウン
カウンタ３の段数が小さくなるような閾値を選択し、位
相ロック状態を検出した後は、第１の検出回路８が位相
ロック外れを検出するまでアップダウンカウンタ３の段
数が大きくなる閾値を選択する。
出回路９が位相ロック状態を検出するまでアップダウン
カウンタ３の段数が小さくなるような閾値を選択し、位
相ロック状態を検出した後は、第１の検出回路８が位相
ロック外れを検出するまでアップダウンカウンタ３の段
数が大きくなる閾値を選択する。
【００３６】第１の検出回路８が位相ロック外れを検出
した場合は、第２の検出回路９が再び位相ロック状態を
検出するまでアップダウンカウンタ３の段数が小さくな
るような閾値を選択する。
した場合は、第２の検出回路９が再び位相ロック状態を
検出するまでアップダウンカウンタ３の段数が小さくな
るような閾値を選択する。
【００３７】
【発明の効果】以上の説明から明らかなように、本発明
の収束モード切り換え式ディジタルＰＬＬ装置は、ＤＰ
ＬＬの収束モード切り換えに位相ロック状態と、位相ロ
ック外れ状態を検出する検出回路を個別に設けているた
め、位相ロック状態では入力クロックと出力クロックの
位相差が０になるまでの収束時間を短くできるという効
果を有する。
の収束モード切り換え式ディジタルＰＬＬ装置は、ＤＰ
ＬＬの収束モード切り換えに位相ロック状態と、位相ロ
ック外れ状態を検出する検出回路を個別に設けているた
め、位相ロック状態では入力クロックと出力クロックの
位相差が０になるまでの収束時間を短くできるという効
果を有する。
【００３８】さらに、位相ロック後の位相ロック外れ状
態では、入力クロックと出力クロックの位相差が許容範
囲を越えない限り、出力クロックのジッタを効果的に抑
圧できるという効果を有する。
態では、入力クロックと出力クロックの位相差が許容範
囲を越えない限り、出力クロックのジッタを効果的に抑
圧できるという効果を有する。
【図１】本発明の収束モード切り換え式ディジタルＰＬ
Ｌ装置の実施例における構成を示すブロック図である。
Ｌ装置の実施例における構成を示すブロック図である。
【図２】従来のディジタルＰＬＬ装置の動作説明のに供
され、信号処理に係るタイミングチャートである。
され、信号処理に係るタイミングチャートである。
１ 入力端子 ２ Ｄ−ＦＦ型位相比較器 ３ アップダウンカウンタ ４ 判定回路 ５ 発振器 ６ 可変分周回路 ７ 出力端子 ８ 第１の検出回路 ９ 第２の検出回路 １０ 収束モード切り換え回路 １１ 初期設定回路
Claims (2)
- 【請求項１】外部から入力されたクロック信号に従属同
期したクロック信号を発生する収束モード切り換え式デ
ィジタルＰＬＬ装置において、 装置内部で生成した出力クロック信号と外部からの入力
クロック信号の位相を比較する位相比較手段と、 前記位相比較手段で検出した進み方向と遅れ方向をそれ
ぞれ計数するアップダウンカウンタと、 前記アップダウンカウンタからの計数値と、選択して供
給された閾値とを比較して進相、遅相を判断する判定手
段と、 前記判定手段の出力により出力クロック信号の位相を調
整する可変分周手段と、入力クロック信号からパルスを
生成して位相ロック外れを検出する第１の検出手段と、 前記位相比較手段の出力により位相のロック状態を検出
する第２の検出手段と、 前記第１の検出手段および第２の検出手段からの出力信
号により前記判定手段に供給する閾値を選択する収束モ
ード切り換え手段と、 前記閾値に対応した初期値を前記アップダウンカウンタ
に読み込ませる初期設定手段と、 を備えることを特徴とする収束モード切り換え式ディジ
タルＰＬＬ装置。 - 【請求項２】判定手段におけるアップダウンカウンタか
らのの計数値と、選択して供給された閾値とを比較して
進相、遅相を判断する場合に、 オーバーフロー側の閾値Ｔｏ、 アンダーフロー側の閾値Ｔｕ、 カウントアップダウンの計数値Ｃｏとし、 Ｃｏ＝Ｔｏの場合は分周比１／（Ｎ＋１）、 Ｃｏ＝Ｔｕの場合は分周比１／（Ｎ−１）、 この他の場合に分周比が１／Ｎの分周切り換え信号を可
変分周手段に出力することを特徴とする請求項１記載の
収束モード切り換え式ディジタルＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023042A JP2806675B2 (ja) | 1992-02-10 | 1992-02-10 | 収束モード切り換え式ディジタルｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023042A JP2806675B2 (ja) | 1992-02-10 | 1992-02-10 | 収束モード切り換え式ディジタルｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05227017A true JPH05227017A (ja) | 1993-09-03 |
| JP2806675B2 JP2806675B2 (ja) | 1998-09-30 |
Family
ID=12099406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023042A Expired - Fee Related JP2806675B2 (ja) | 1992-02-10 | 1992-02-10 | 収束モード切り換え式ディジタルｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806675B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777499A (en) * | 1995-09-19 | 1998-07-07 | Fujitsu Limited | Digital frequency control circuit phase control circuit and PLL circuit |
| GB2347287A (en) * | 1995-09-19 | 2000-08-30 | Fujitsu Ltd | Digital phase control circuit for controlling phase error |
| US6137332A (en) * | 1998-02-02 | 2000-10-24 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator and data signal generator |
| WO2005109648A1 (fr) * | 2004-05-10 | 2005-11-17 | Huawei Technologies Co., Ltd. | Methode et appareil pour retirer la gigue d'un signal d'horloge |
| WO2010038456A1 (ja) * | 2008-10-02 | 2010-04-08 | 日本電波工業株式会社 | 周波数シンセサイザ |
-
1992
- 1992-02-10 JP JP4023042A patent/JP2806675B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777499A (en) * | 1995-09-19 | 1998-07-07 | Fujitsu Limited | Digital frequency control circuit phase control circuit and PLL circuit |
| GB2347287A (en) * | 1995-09-19 | 2000-08-30 | Fujitsu Ltd | Digital phase control circuit for controlling phase error |
| GB2347287B (en) * | 1995-09-19 | 2000-10-25 | Fujitsu Ltd | Digital phase control circuit and pll circuit |
| US6137332A (en) * | 1998-02-02 | 2000-10-24 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator and data signal generator |
| WO2005109648A1 (fr) * | 2004-05-10 | 2005-11-17 | Huawei Technologies Co., Ltd. | Methode et appareil pour retirer la gigue d'un signal d'horloge |
| US7724812B2 (en) | 2004-05-10 | 2010-05-25 | Huawei Technologies Co., Ltd. | Method and apparatus for de-jittering a clock signal |
| WO2010038456A1 (ja) * | 2008-10-02 | 2010-04-08 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JP2010088056A (ja) * | 2008-10-02 | 2010-04-15 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ |
| US8466717B2 (en) | 2008-10-02 | 2013-06-18 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806675B2 (ja) | 1998-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6304116B1 (en) | Delay locked looped circuits and methods of operation thereof | |
| US7209009B2 (en) | Controlling a voltage controlled oscillator in a bang-bang phase locked loop | |
| EP1639709B1 (en) | Start up circuit for delay locked loop | |
| KR100545947B1 (ko) | 위상고정루프 | |
| US6873669B2 (en) | Clock signal reproduction device | |
| GB2331416A (en) | Continuously adjustable delay circuit | |
| US6285219B1 (en) | Dual mode phase and frequency detector | |
| JP4020701B2 (ja) | データ復元回路及び方法 | |
| JP4015254B2 (ja) | ロック検出回路及びｐｌｌ周波数シンセサイザ | |
| US6060953A (en) | PLL response time accelerating system using a frequency detector counter | |
| JPH05227017A (ja) | 収束モード切り換え式ディジタルｐｌｌ装置 | |
| JPS5957530A (ja) | 位相同期回路 | |
| KR100255530B1 (ko) | 동기 상태 검출 기능을 가지는 위상 동기 루프 회로 | |
| GB2336732A (en) | Frequency comparator and PLL circuit using the same | |
| JP2001094420A (ja) | 位相ロック・ループ回路 | |
| JP2000323982A (ja) | Ｐｌｌ回路 | |
| KR19990060125A (ko) | 디엘엘장치 | |
| KR100506177B1 (ko) | 디지털 지연 동기 루프 회로 | |
| KR20020042161A (ko) | 피엘엘(ｐｌｌ) 회로의 록 검출 회로 | |
| JP3006542B2 (ja) | Ｐｌｌ回路 | |
| JPH0661850A (ja) | 位相同期回路 | |
| JPH06164373A (ja) | 位相同期回路装置 | |
| JPH07162403A (ja) | 位相同期ループ回路 | |
| JPH0856122A (ja) | 位相比較回路 | |
| JPH0418812A (ja) | ディジタルｐｌｌ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |