JPH0856122A

JPH0856122A - 位相比較回路

Info

Publication number: JPH0856122A
Application number: JP6188144A
Authority: JP
Inventors: Atsushi Jokura; 淳城倉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-08-10
Filing date: 1994-08-10
Publication date: 1996-02-27
Anticipated expiration: 2013-04-08
Also published as: JP2738305B2

Abstract

(57)【要約】【目的】雑音を抑圧する不感帯を設定しつつ、チャンネ
ル切り替え時にＰＬＬ回路が高速かつ確実に同期引き込
みを可能とする位相同期回路の提供。【構成】不感帯の設定により位相差信号に含まれる雑音
成分を抑圧し、雑音抑圧信号を出力する雑音制御回路
と、雑音制御回路により抑圧された位相差信号本来の成
分を相対的に付加し、伸長信号を出力するする伸長回路
を含み、フリップフロップが位相差信号を入力、雑音抑
圧信号をクロック、伸長信号をリセット端子に入力さ
せ、出力信号をチャージポンプを構成するＭＯＳトラン
ジスタのゲートに印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相比較回路に関し、
特に、雑音制御を行うための不感帯が設定された位相比
較回路に関する。

【０００２】

【従来の技術】従来、この種の位相比較回路は、２組の
入力信号の位相を比較、位相差を検出することを目的と
し、例えば、基準周波数信号の位相に局部発振信号の位
相を同期させる位相同期回路（以下ＰＬＬ回路）等に用
いられる。

【０００３】ＰＬＬ回路は、アンテナからの受信信号を
中間周波数信号に変換するために局部発振信号を出力す
るものであり、自動車電話端末等広く採用されている。
特に、自動車電話端末の受信部では、チャンネル切り替
え時、すなわち、受信周波数が変化した際、ＰＬＬ回路
は、局発振周波数信号の周波数を変化させ、受信部が、
一定した周波数の中間周波数信号を出力するようにして
する。

【０００４】上記チャンネル切り替え時において、ＰＬ
Ｌ回路は、短時間に局部発振信号を所望の周波数に収束
させる必要があり、そのために系の高利得設計、すなわ
ち、ループフィルタの遮断周波数を高めに設定し、位相
比較回路の出力する位相差信号に敏感に反応して局部発
振信号の周波数を変化させ、高速チャンネル切り替えを
行う。

【０００５】しかしながら、ループフィルタ、すなわ
ち、低域通過フィルタの遮断周波数を高めに設定する
と、雑音帯域幅が大きくなり、電圧制御発振回路１５の
出力する局部発振信号対雑音比（Ｃ／Ｎ）が劣化してし
まうといいう課題を生ずる。

【０００６】上述した課題を解決するために、例えば、
特開昭６３−２６０３１７号公報に示されるように、基
準周波数信号と分周信号とが一定値以下の位相差を生じ
たとしても、雑音とみなし、位相差信号を出力しない位
相比較回路、すなわち不感帯が設定された位相比較回路
が知られている。

【０００７】図５は、同公報記載の位相比較回路の回路
図である。

【０００８】図５において、デコーダ１７は、不感帯選
択データＤＺ０およびＤＺ１をデコードし、ＤＺＡ〜Ｄ
ＺＤからなる制御信号を出力する。

【０００９】第１および第２の遅延回路１８および１９
は、分周信号ｆＰおよび基準周波数信号ｆＲを遅延し、
遅延時間の異なる４本の遅延信号からなる第１および第
２の遅延信号群を出力する。

【００１０】第１および第２の選択回路２０および２１
は、第１および第２の遅延信号群から制御信号に基づき
一本の遅延信号を選択し、第１および第２の遅延信号と
して出力する。

【００１１】第１のフリップフロップ２２は、基準周波
数信号ｆＲをクロック端子Ｃに、第２の遅延信号をリセ
ット端子Ｒに入力し、第２のフリップフロップ２１は、
分周信号ｆＰををクロック端子Ｃに、第１の遅延信号を
リセット端子Ｒに入力する。第１のフリップフロップ２
２の入力端子Ｄ２には、第２のフリップフロップ２１の
出力Ｑ１バーが入力され、第２のフリップフロップの２
１入力端子Ｄ１には、第１のフリップフロップ２２の出
力Ｑ２バーが入力され、第１および第２のフリップフロ
ップ２２および２１の出力Ｑ２およびＱ１はチャージポ
ンプ１２を構成する２つのＮチャンネルＭＯＳトランジ
スタのゲートにそれぞれ印加される。また、両フリップ
フロップ２２および２１は、各々の出力Ｑ２およびＱ１
が、ＮチャンネルＭＯＳトランジスタのスレッシュホー
ルド電圧Ｖｔまで、上昇するのに時間ＴＤかかるように
設定されている。なお、時間ＴＤは、遅延信号群のう
ち、最も遅延量が大きい遅延信号の遅延量に相当する。

【００１２】次に動作について、図７を参照にして説明
する。

【００１３】図７（Ａ）は、不感帯選択データＤＺ０お
よびＤＺ１が０に設定されており、かつ、基準周波数信
号ｆＲと、分周信号ｆＰとが同位相の場合を示すタイミ
ング図であり、（Ｃ）図は、第１および第２のフリップ
フロップ２２および２１の出力Ｑ２およびＱ１の電圧の
上昇を示すタイミング図である。

【００１４】まず、（Ａ）図が示すように、第１および
第２のフリップフロップのクロック端子Ｃには、それぞ
れ基準周波数信号ｆＲと、分周信号ｆＰとが入力され、
両者のクロックの立ち上がりにより反転出力１を取り込
み、（Ｃ）図の実線が示すように出力Ｑ２およびＱ１の
電圧が上昇する。

【００１５】制御信号により選択される第１および第２
遅延信号は、不感帯選択データＤＺ０およびＤＺ１が０
に設定されているため、最も遅れた遅延信号、すなわち
遅延量ＴＤの遅延信号Ｒ１およびＲ２が選択され、それ
ぞれが第２および第１のフリップフロップ２１および２
２のリセット端子Ｒに入力される。したがって、第１お
よび第２のフリップフロップの出力Ｑ２およびＱ１がリ
セットされ、出力Ｑ２およびＱ１の電圧が立ち下がる。

【００１６】チャージポンプ１２を構成するＮチャンネ
ルのＭＯＳトランジスタのスレッシュホールド電圧Ｖｔ
まで、フリップフロップの出力Ｑが上昇するのにＴＤ時
間かかるため、ＭＯＳトランジスタが動作することはな
く、位相差信号ＰＤは出力されない。

【００１７】一方、（Ｂ）図は、不感帯選択データＤＺ
０およびＤＺ１が０に設定されており、かつ、基準周波
数信号ｆＲ’が、分周信号ｆＰに対し、１０ｎｓｅｃ進
んでいる場合を示すタイミング図である。

【００１８】まず、（Ｂ）図が示すように、第１のフリ
ップフロップ２２のクロック端子Ｃには、基準周波数信
号ｆＲ’が入力され、（Ｃ）図の破線が示すように出
力Ｑ２の電圧が上昇する。続いて、（Ａ）図が示すよう
に、第２のフリップフロップのクロック端子Ｃに、分周
信号ｆＰが入力され、（Ｃ）図の実線が示すように出力
Ｑ１の電圧が上昇する。

【００１９】続いて、基準周波数信号ｆＲ’に対し遅延
量ＴＤを有する第１の遅延信号が第２のフリップフロッ
プ２１のリセット端子Ｒに入力され、出力Ｑ１がリセッ
トされる。したがって、（Ｃ）図の破線が示すように
出力Ｑ１の電圧が立ち下がる。

【００２０】次に、分周信号ｆＰに対し遅延量ＴＤを有
する第２の遅延信号が第１のフリップフロップ２２のリ
セット端子Ｒに入力され、出力Ｑ２がリセットされる。
したがって、（Ｃ）図の破線が示すように出力Ｑ２の
電圧が立ち下がる。

【００２１】第１のフリップフロップ２２の出力Ｑ２
は、ＭＯＳトランジスタのスレッシュホールド電圧Ｖｔ
を時間１０ｎｓｅｃ越えるため、ＭＯＳトランジスタが
動作し、基準周波数信号ｆＲと分周信号ｆＰとの位相差
１０ｎｓｅｃに応じた位相差信号ＰＤが出力される。

【００２２】（Ｄ）図は、不感帯選択データＤＺ０およ
びＤＺ１が１に設定されており、かつ、基準周波数信号
ｆＲ’が、分周信号ｆＰに対し、１０ｎｓｅｃ進んでい
る場合を示すタイミング図であり、（Ｅ）図は、このと
きの第１および第２のフリップフロップ２２および２１
の出力Ｑ２およびＱ１の電圧の上昇を示すタイミング図
である。

【００２３】まず、（Ｄ）図が示すように、第１のフリ
ップフロップのクロック端子Ｃには、基準周波数信号ｆ
Ｒ’が入力され、（Ｃ）図の実線が示すように出力Ｑ
２の電圧が上昇する。

【００２４】しかしながら、不感帯選択データＤＺ０お
よびＤＺ１が１に設定されており、制御信号ＤＺＢによ
り、最も遅れた遅延信号よりも各々のインバータ２個分
早い遅延信号が選択されるため、分周信号ｆＰに対し遅
延量ＴＤ−１０ｎｓｅｃを有する第２の遅延信号が第１
のフリップフロップ２２のリセット端子Ｒに入力され、
（Ｅ）図が示すように出力Ｑ２の電圧が立ち下がるた
め、第１のフリップフロップ２２の出力Ｑ２が、ＭＯＳ
トランジスタのスレッシュホールド電圧Ｖｔを越えるこ
とはない。したがって、ＭＯＳトランジスタが動作する
ことはなく、位相差信号ＰＤは出力されない。

【００２５】以上説明したように、同公報記載の位相比
較回路では、不感帯の範囲内の位相差に対しては位相差
信号を出力せず、ＰＬＬ回路の精度に起因する雑音とし
て抑圧するため、電圧制御発振回路の出力を制御する制
御電圧パルスが雑音により発生されるのを防止し、局部
発振信号対雑音比（Ｃ／Ｎ）の劣化を防止することがで
きる。

【００２６】

【発明が解決しようとする課題】しかしながら、この従
来の位相比較回路は、雑音を抑圧するために、本来の位
相差から不感帯を抑圧して位相差信号を出力するため、
受信信号のチャンネル切り替え時の位相差が正確に電圧
制御発振回路に伝達されず、このような回路を、ＰＬＬ
回路をに適用すると、ＰＬＬ回路が受信周波数信号の変
化に正確に追従することができないという問題を生じ
る。特に、不感帯近傍での位相差に対しは、この種の問
題は顕著になり、中間周波数の収束値付近での同調に影
響をきたし、中間周波数信号の周波数が一定の値に定ま
らない課題を生ずる。

【００２７】本発明の目的は、上述した課題を解決し、
基準周波数信号と分周信号との位相比較時には不感帯を
設定しつつ、チャンネル切り替え時に中間周波数が所望
の周波波数に高速かつ確実に収束可能な位相比較回路を
提供することにある。

【００２８】

【課題を解決するための手段】上述した目的を達成する
ために、本発明による位相比較回路は、第１の入力信号
と第２の入力信号とから位相差信号を出力する位相比較
器と、位相差信号と任意に設定可能な不感帯とから位相
差信号に含まれる雑音成分を抑圧した雑音抑圧信号を出
力する雑音制御回路と、雑音抑圧信号と任意に設定可能
な伸長量とから雑音抑圧信号のパルス幅が伸長された伸
長信号を出力する伸長回路と、記位相差信号を入力端子
に、雑音抑圧信号をクロック端子に、伸長信号をリセッ
ト端子に入力するフリップフロップとから構成される。

【００２９】

【作用】上記構成において、雑音成分以外に、第１およ
び第２の入力信号の位相差に相当するパルス幅の一部分
も抑圧されている雑音抑圧信号に、抑圧された位相差に
相当するパルス幅、あるいはそれ以上のパルス幅を相対
的に加算し、フリップフロップが、雑音抑圧信号の立ち
上がりに同期して、位相差信号をラッチし始め、伸長信
号の立ち下がりに同期してリセットするため、フリップ
フロップの出力端子からは、雑音が抑圧され、位相差信
号と同等もしくはそれ以上のパルス幅を有する制御信号
が出力される。

【００３０】

【実施例】次に本発明について図面を参照して詳細に説
明する。

【００３１】本発明の位相比較回路が適用されるＰＬＬ
回路は、図５に示すとおり、基準発振回路１７の出力す
る基準周波数信号と、電圧制御発振回路１５の出力する
局部発振信号が分周された分周信号との位相差を位相比
較回路１３が検出し、位相差信号を出力し、この位相差
信号に基き、チャージポンプ１２およびループフィルタ
１４を介して制御電圧を発生、電圧制御発振回路１５の
出力を制御することで、安定な局部発振信号を出力す
る。

【００３２】図１は、本発明の一実施例を示す位相比較
回路のブロック図である。

【００３３】図において、第１の遅延回路１は、制御信
号Ａにより設定される遅延量に基づき、基準周波数信号
ｆＲを遅延させ、第１の遅延信号ｆＲ’を出力する。

【００３４】第２の遅延回路２は、遅延制御信号Ａによ
り設定される遅延量に基づき、分周信号ｆＰを遅延さ
せ、第２の遅延信号ｆＰ’を出力する。

【００３５】第１の不感帯設定回路３は、基準周波数信
号ｆＲ、第１の遅延信号ｆＲ’、および遅延制御信号Ａ
とから、基準周波数信号ｆＲと分周信号ｆＰとの間に位
相差が検出されたとしても位相差として認めず、雑音成
分として処理する誤差範囲を規定するための不感帯設定
パルスＤ０１を発生する。

【００３６】第２の不感帯設定回路４は、分周信号ｆ
Ｐ、第２の遅延信号ｆＰ’、および遅延制御信号Ａとか
ら第２の不感帯設定パルスＤ０２を発生する。

【００３７】位相比較器５は、第１の遅延信号ｆＲ’と
第２の遅延信号ｆＰ’とから、基準周波数信号ｆＲと分
周信号ｆＰとの位相差を示す位相差信号ＰＤあるいはＰ
Ｕを発生する。また、位相比較回路５は基準周波数信号
ｆＲが分周信号ｆＰに対し、その位相が進んでいる場合
には、その位相差に応じたパルス幅を有する位相差信号
ＰＵを反転させ、ＰＵバーを出力し、分周信号ｆＰが基
準周波数信号ｆＲに対し、その位相が進んでいる場合に
は、位相差信号ＰＤを出力する。

【００３８】第１の雑音制御回路６は、位相差信号ＰＵ
バーと第１の不感帯設定パルスＤ０１を入力し、位相差
信号ＰＵバーの示す基準周波数信号ｆＲと分周信号ｆｐ
との位相差のうち、第１の不感帯設定パルスＤ０１の示
す不感帯の範囲内のものは、雑音とみなし、抑圧し、こ
の雑音が抑圧された第１の雑音抑圧信号ＰＵ’バーを出
力する。

【００３９】第２の雑音制御回路７は、位相差信号ＰＤ
と第２の不感帯設定パルスＤ０２を入力し、位相差信号
ＰＤの示す基準周波数信号ｆＲと分周信号ｆｐとの位相
差のうち、第２の不感帯設定パルスＤ０２の示す不感帯
内のものは、雑音とみなし、抑圧し、この雑音が抑圧さ
れた第２の雑音抑圧信号ＰＤ’を出力する。

【００４０】第１の伸長回路８は、位相差信号ＰＵバ
ー、第１の雑音抑圧信号ＰＵ’バー、遅延制御信号Ａ、
および伸長制御信号Ｂを入力し、第１の伸長信号ＱＵバ
ーを出力する。なお、伸長制御信号Ｂは，第１の雑音制
御回路が出力する第１の雑音抑圧信号ＰＵ’バー、すな
わち、位相差信号ＰＵバーから不感帯設定パルスＤ０１
を抑圧した信号が、雑音成分ではない信号成分も不感帯
設定パルスＤ０１により抑圧されているため、位相差信
号ＰＵバーのうち、雑音成分ではない成分のみを、本来
のパルス幅に戻すための制御信号である。

【００４１】第２の伸長回路９は、位相差信号ＰＤ、第
２の雑音抑圧信号ＰＤ’、制御信号Ａ、および伸長制御
信号Ｂを入力し、第２の伸長信号ＱＤを出力する。

【００４２】第１のフリップフロップ１０は、クロック
端子Ｃに第１の雑音抑圧信号ＰＵ’バーを、リセット端
子Ｒに第１の伸長信号ＱＵを入力し、入力端子Ｄには、
位相差信号ＰＵバーを入力し、反転出力端子Ｑバーから
出力信号ＲＵをチャージポンプ１２を構成するＮチャン
ネルＭＯＳトランジスタのゲートに印加する。

【００４３】第２のフリップフロップ１１は、クロック
端子Ｃに第２の雑音抑圧信号ＰＤ’を、リセット端子Ｒ
に第２の伸長信号ＱＤを入力し、入力端子Ｄには、位相
差信号ＰＤを入力し、出力端子Ｑから出力信号ＲＤをチ
ャージポンプ１２を構成するＰチャンネルＭＯＳトラン
ジスタのゲートに印加する。

【００４４】次に、図２を用い、図１に示したブロック
図を構成する具体的な回路構成を説明する。

【００４５】図において、第１および第２の遅延回路１
および２は、各々が、３段のインバータ１０１、１０
２、１０３あるいは２０１、２０２、２０３とスイッチ
１０４あるいは２０４とから構成され、遅延制御信号Ａ
によりスイッチ１０４あるいは２０４が切り替えられる
ことにより、遅延量が選択された第１および第２の遅延
信号が出力される。

【００４６】第１および第２の不感帯設定回路３および
４は、各々が、３段のインバータ３１、３２、３３ある
いは４１、４２、４３と、スイッチ３４あるいは４４
と、ＯＲゲート３５あるいは４５とから構成される。第
１および第２の遅延信号は、制御信号Ａにより設定され
る遅延量によりさらに遅延され、ＯＲゲート３５あるい
は４５の一端に入力される。また、基準周波数信号ｆＲ
および分周信号ｆＰが、反転後にＯＲゲートの他端に入
力され、ＯＲゲートが論理和をとることによりその出力
信号、すなわち、第１および第２の不感帯設定信号Ｄ０
１およびＤ０２が出力される。

【００４７】位相比較回路５は、図６に示した回路図の
２つのフリップフロップを組み合わせることにより構成
され、基準周波数信号ｆＲと分周信号ｆＰとの位相差を
示す位相差信号を、第１および第２の遅延信号ｆＲ’お
よびｆＰ’を入力、位相比較を行うことにより出力す
る。

【００４８】第１および第２の雑音制御回路６および８
は、各々が、ＡＮＤゲートにより構成され、位相差信号
ＰＵバーあるいはＰＤと、第１および第２の不感帯設定
信号との論理積をとり、第１および第２の雑音制御信号
ＰＵ’バーおよびＰＤ’を出力する。

【００４９】第１および第２の伸長回路８および９は、
各々が、４段のインバータ８０１、８０２、８０３、８
０４あるいは９０１、９０２、９０３と、この遅延回路
の遅延量を制御信号Ａにより選択するスイッチ８０４あ
るいは９０４と、４段のインバータ８０５、８０６、８
０７、８０８あるいは９０５、９０６、９０７、９０８
からなる遅延回路と、この遅延回路の出力をを伸長制御
信号Ｂにより選択するスイッチ８０９あるいは９０９
と、伸長制御信号Ｂにより選択された遅延信号の論理和
をとり、第１および第２の雑音抑圧信号ＰＵ’バーおよ
びＰＤ’のパルス幅を伸長させるＯＲゲート８１０ある
いは８１１と、位相差信号、ＯＲゲート８１０あるいは
９１０の出力信号、ならびに第１および第２の不感帯設
定信号Ｄ０１およびＤ０２との論理和をとるＯＲゲート
８１１あるいは９１１から構成され、このＯＲゲート８
１１あるいは９１１の出力が伸長信号ＱＵおよびＱＤと
して出力される。

【００５０】第１および第２のフリップフロップ１０お
よび１１、またチャージポンプ回路１２は、すでに説明
しており、ここでは省略する。

【００５１】次に図２の回路の動作について、図３のタ
イミング図を参照して説明する。

【００５２】まず、基準周波数信号ｆＲと、分周信号ｆ
Ｐ（図３ａおよびｂ）がそれぞれ第１および第２の遅延
回路１および２に入力され、遅延制御信号Ａがスイッチ
を制御することにより遅延量ｔＤが設定される。第１お
よび第２の遅延回路１および２は、制御信号Ａによる両
回路のスイッチ１０４および２０４とインバータの接続
の選択により、第１および第２の遅延信号（図３ｃおよ
びｄ）を出力する。

【００５３】第１および第２の遅延信号ｆＲ’およびｆ
Ｐ’は、第１および第２の不感帯設定回路３および４に
入力され、まず、制御信号Ａにより設定される遅延量ｔ
Ｄにより遅延され、その出力信号（図３ｅおよびｆ）、
すなわち、基準周波数信号ｆＲおよび分周信号ｆＰに対
し、２ｔＤの遅延量を有する信号がＯＲゲート３５ある
いは４５に入力される。また、基準周波数信号ｆＲおよ
び分周信号ｆＰが反転されてＯＲゲート３５あるいは４
５に入力され、不感帯２ｔＤを有する第１の不感帯設定
信号Ｄ０１および第１の不感帯設定信号Ｄ０２（図３ｇ
およびｈ）が出力される。

【００５４】また、第１および第２の遅延信号ｆＲ’お
よびｆＰ’は、位相比較器５にも入力され、位相差が検
出され、位相差信号が出力される。両入力信号の位相関
係は、図３ａおよびｂに示すとおり、分周信号ｆＰが基
準周波数信号ｆＲに対し、進んでいるため、位相比較回
路５は、両信号の位相差に相当するパルス幅の位相差信
号ＰＤ（図３ｉ）を出力する。

【００５５】位相差信号ＰＤは、第２の不感帯設定信号
Ｄ０２とともに、第２の雑音制御回路、すなわちアンド
ゲート７に入力され、論理積がとられる。その出力であ
る第２の雑音抑圧信号ＰＤ’（図３ｊ）は、不感帯２ｔ
Ｄ（図３ｈ）以内の位相差信号（図３ｉ）のパルスは雑
音成分と判断されて抑圧される。したがって、第２の雑
音抑圧信号ＰＤ’（図３ｊ）の２つのパルスのうち、第
１番目のパルスは雑音成分として遮断され、第２番目の
パルスは、そのパルス長ｙから不感帯２ｔＤのうち、ｔ
Ｄが抑圧され、パルス長ｙ−ｔＤとなる。

【００５６】また、位相差信号ＰＤは、第２の伸長回路
９にも入力され、３段のインバータ９０１〜９０３とス
イッチ９０４からなる遅延回路において、制御信号Ａに
より設定される遅延量ｔＤで遅延され、信号ＰＤ”（図
３ｋ）が出力される。

【００５７】雑音抑圧信号ＰＤ’も、第２の伸長回路９
に入力され、４段のインバータ９０５〜９０８と、スイ
ッチ９０９と、ＯＲゲート９１０からなる遅延回路に入
力され、伸長制御信号Ｂの設定する伸長量ｔＥで伸長さ
れる。すなわち、４段のインバータ回路９０５〜９０８
の各段の出力信号のうち、任意の組み合わせが遅延制御
信号Ｂにより選択され、その選択された出力信号の論理
和がとられることにより、雑音抑圧信号ＰＤ’のパルス
長を伸長することができ、その出力信号ＰＤ”’（図３
ｌ）は、元のパルス長ｙ−ｔＤに対し、伸長量ｔＥだ
け、パルス長が伸長する。位相差信号ＰＤ（図３ｉ）、
ＯＲゲート９１０の出力信号ＰＤ”’（図３ｌ）、３段
のインバータ９０１〜９０３とスイッチ９０４からなる
遅延回路の出力信号ＰＤ”（図３ｋ）は、ＯＲゲート９
１１に入力され、論理和がとられる。その出力信号は、
第２の伸長信号ＱＤ（図３ｍ）として、第２のフリップ
フロップ１１のリセット端子Ｒに入力される。この第２
の伸長信号ＱＤの第３番目のパルスは、第２の雑音制御
回路７が遮断したパルス長ｔＤを、基準周波数信号ｆＲ
と分周信号ｆＰとの位相差に相当するパルス長ｙに戻
し、さらに、伸長量ｔＥを加算したパルス長を有する信
号であり、したがって、第２の伸長信号ＱＤの第３番目
のパルスのパルス長はｙ＋ｔＥとなる。

【００５８】第２のフリップフロップ１１では、その入
力端子Ｄに位相差信号ＰＤ（図３ｉ）を入力とし、クロ
ック端子Ｃには第２の雑音抑圧信号ＰＤ’（図３ｊ）を
入力し、そのパルスの立ち上がりに同期して、位相差信
号ＰＤを取り込む（図３ｍ）。また、リセット端子Ｒに
は、第２の伸長信号ＱＤが入力され、そのパルスの立ち
下がりに同期して、入力信号ＰＤの入力をリセットし、
出力端子Ｑから出力信号ＲＤ（図３ｎ）をチャージポン
プ１２を構成するＰチャンネルＭＯＳトランジスタのゲ
ートに印加する。Ｑ端子の出力信号ＲＤのそのパルス長
は、基準周波数信号ｆＲと分周信号位相ｆＰの位相差に
相当するパルス長ｙに対し、遅延量ｔＤを減算し、伸長
量ｔＥを加算したｙ−ｔＤ＋ｔＥであり、元のパルス長
ｙと比較してｙ−ｔＤ＋ｔＥ＞ｙの関係を有している。

【００５９】図４に、基準周波数信号ｆＲと分周信号ｆ
Ｐとの位相差と、Ｑ端子の出力信号ＲＤにより動作する
チャージポンプ１２の出力電圧の関係を示す。Ｑ端子の
出力信号ＲＤは、位相差に相当するパルス長ｙに対し、
パルス長ｔＥーｔＤだけ伸長しているため、図の破線の
ような出力特性となる。したがって、図５に示したルー
プフィルタ１４には、本来の位相差に相当する電圧の絶
対値よりも若干高い電圧が印可されるため、低域遮断周
波数を低くし、雑音成分を抑圧したとしても、位相差信
号を電圧制御発振回路１５に正確に伝えることができ
る。

【００６０】

【発明の効果】以上説明したように、本発明による位相
比較回路は、不感帯により雑音を遮断するため、雑音に
より制御電圧パルスが出力されるのを防止し、局部発振
信号の周波数を所望の周波数に安定して収束させること
ができ、チャンネル切り替え時の高速引き込みが可能と
なる。また、雑音制御回路における処理、すなわち、基
準周波数信号と分周信号との位相差分から不感帯を抑圧
した後に、抑圧された雑音成分でない位相差成分に相当
するパルス長を伸長するため、ループフィルタの利得を
相対的に高めることができ、不感帯近傍での位相差に対
しても高速かつ確実に所望の周波数の局部発振信号を得
ることができる。したがって、所望の周波数の中間周波
数信号を高速かつ確実に得ることができ、高速チャンネ
ル変換を可能とする。

【００６１】さらに、位相差信号のパルス長を伸長する
ことにより、ループフィルタの低域遮断周波数を低く設
定したとしても、確実に位相差信号を電圧制御発振回路
に伝達することができ、高速チャンネル変換が可能とな
るため、従来以上に雑音成分に対し高精度のＰＬＬ回路
を提供することができるとともに、ループフィルタを設
計する際のパラメータである低域遮断周波数の設定範囲
の自由度を高めることも可能とする。

【図面の簡単な説明】

【図１】本発明の一実施例を示す位相比較回路のブロッ
ク図。

【図２】図１に示した比較回路の詳細を示す回路図。

【図３】図２に示した回路の動作を説明するタイミング
図。

【図４】基準周波数信号と分周信号の位相差に対するチ
ャージポンプの出力電圧特性。

【図５】ＰＬＬ回路のブロック図

【図６】従来の位相比較回路の回路図。

【図７】図６に示した回路図の動作を説明するタイミン
グ図。

【符号の説明】

１・・・第１の遅延回路２・・・第２の遅延回路３・・・第１の不感帯設定回路４・・・第２の不感帯設定回路５・・・位相比較器６・・・第１の雑音制御回路７・・・第２の雑音制御回路８・・・第１の伸長回路９・・・第２の伸長回路１０・・・第１のフリップフロップ１１・・・第２のフリップフロップ１２・・・チャージポンプ１３・・・位相比較回路１４・・・ループフィルタ１５・・・電圧制御発振回路１６・・・分周回路１７・・・デコーダ１８・・・第１の遅延回路１９・・・第２の遅延回路２０・・・第１の選択回路２１・・・第２の選択回路２２・・・第１のフリップフロップ２３・・・第２のフリップフロップ２４・・・基準発振回路１０１〜１０３、２０１〜２０３、３１〜３５、４１〜
４３、８０１〜８０３、９０１〜９０３、８０５〜８０
８、９０５〜９０８・・・インバータ１０４、２０４、３４、４４、８０９、９０９・・・
スイッチ３５、４５、８１０、９１０、８１１、９１１・・・
ＯＲゲート６、７・・・ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】第１の入力信号と第２の入力信号とから位
相差信号を出力する位相比較器と、前記位相差信号と任
意に設定可能な不感帯とから前記位相差信号に含まれる
雑音成分を抑圧した雑音抑圧信号を出力する雑音制御回
路と、前記雑音抑圧信号と任意に設定可能な伸長量とか
ら前記雑音抑圧信号のパルス幅が伸長された伸長信号を
出力する伸長回路と、前記位相差信号を入力端子に前記
雑音抑圧信号をクロック端子に前記伸長信号をリセット
端子に入力するフリップフロップとから構成されること
を特徴とする位相比較回路。
【請求項２】前記不感帯が、前記第１あるいは第２の入
力信号から任意の遅延量を有する遅延信号を出力する遅
延回路と、前記遅延信号と前記第１あるいは第２の入力
信号とから不感帯設定信号を出力する不感帯設定回路に
より決定されることを特徴とする請求項１記載の位相比
較回路。
【請求項３】前記雑音制御回路が、前記位相差信号と前
記不感帯設定信号との論理積を取るＯＲゲートから構成
されることを特徴とする請求項２記載の位相比較回路。
【請求項４】前記伸長回路が、前記位相差信号を前記遅
延量により遅延する第１の制御回路と、前記雑音抑圧信
号を前記伸長量により伸長する第２の制御回路と、前記
第１および第２の制御回路の出力信号と前記位相差信号
との論理和をとるＯＲゲートから構成されることを特徴
とする請求項２記載の位相比較回路。
【請求項５】前記第２の制御回路が、複数段のインバー
タと、前記複数段のインバータの任意の出力を選択する
スイッチと、前記スイッチにより選択されたインバータ
の出力信号の論理和を取るＯＲゲートから構成されるこ
とを特徴とする請求項４記載の位相比較回路。
【請求項６】基準周波数信号を出力する基準発振回路
と、前記基準周波数信号と分周信号との位相差に基づいた制
御信号を出力する位相比較回路と、前記制御信号に基づき制御電圧を出力するチャージポン
プと、前記制御電圧の高周波成分を遮断するループフィルタ
と、前記高周波成分が遮断された制御電圧から局部発振信号
を出力する電圧制御発振回路とからなる位相同期回路で
あって、前記位相比較回路が、前記基準周波数信号と前記分周信
号とから位相差信号を出力する位相比較器と、前記位相
差信号と任意に設定可能な不感帯とから前記位相差信号
に含まれる雑音成分が抑圧された雑音抑圧信号を出力す
る雑音制御回路と、前記雑音抑圧信号と任意に設定可能
な伸長量とから前記雑音抑圧信号のパルス幅が伸長され
た伸長信号を出力する伸長回路と、前記位相差信号を入
力端子に前記雑音抑圧信号をクロック端子に前記伸長信
号をリセット端子に入力するフリップフロップとから構
成され、前記フリップフロップの出力端子から雑音が抑圧され前
記位相差信号のパルス幅と同等もしくはそれ以上のパル
ス幅を有する前記制御信号が出力されることを特徴とす
る位相同期回路。
【請求項７】前記不感帯が、前記基準周波数信号あるい
は前記分周信号から任意の遅延量を有する遅延信号を出
力する遅延回路と、前記遅延信号と前記基準周波数信号
あるいは前記分周信号とから不感帯設定信号を出力する
不感帯設定回路により決定されることを特徴とする請求
項６記載の位相同期回路。
【請求項８】前記雑音制御回路が、前記位相差信号と前
記不感帯設定信号との論理積を取るＯＲゲートから構成
されることを特徴とする請求項７記載の位相同期回路。
【請求項９】前記伸長回路が、前記位相差信号を前記遅
延量により遅延する第１の制御回路と、前記雑音抑圧信
号を前記伸長量により伸長する第２の制御回路と、前記
第１および第２の制御回路の出力信号と前記位相差信号
との論理和をとるＯＲゲートから構成されることを特徴
とする請求項７記載の位相同期回路。
【請求項１０】前記第２の制御回路が、複数段のインバ
ータと、前記複数段のインバータの任意の出力を選択す
るスイッチと、前記スイッチにより選択されたインバー
タの出力信号の論理和を取るＯＲゲートから構成される
ことを特徴とする請求項９記載の位相同期回路。
【請求項１１】位相比較回路の出力する制御信号が発生
される工程が、第１の入力信号と第２の入力信号との位相差を検出し、
位相差信号を出力する第１のステップと、任意に設定可能な不感帯に基づき前記位相差信号に含ま
れる雑音成分を抑圧し、雑音抑圧信号を出力する第２の
ステップと、前記雑音抑圧信号と任意に設定可能な伸長量とから前記
雑音抑圧信号のパルス幅が伸長された伸長信号を出力す
る第３のステップと、前記位相差信号と前記伸長信号と前記雑音抑圧信号とか
ら雑音が抑圧され前記位相差信号のパルス幅と同等もし
くはそれ以上のパルス幅を有する前記制御信号を出力す
る第４のステップとから構成されることを特徴とする位
相比較回路の制御信号発生方法。
【請求項１２】前記第２のステップが、前記位相差信号
から前記不感帯を減算する第５のステップから構成され
ることを特徴とする請求項１１記載の位相同期回路の制
御信号発生方法。
【請求項１３】前記第２のステップが、前記第１あるい
は第２の入力信号から任意に設定可能な遅延量を有する
第１あるいは第２の遅延信号を出力する第６のステップ
と、前記第１あるいは第２の入力信号から前記第１ある
いは第２の遅延信号を減算することに前記不感帯を設定
する不感帯設定信号を発生する第７のステップから構成
されることを特徴とする請求項１２記載の位相比較回路
の制御信号発生方法。