JPS6181027A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6181027A JPS6181027A JP59204681A JP20468184A JPS6181027A JP S6181027 A JPS6181027 A JP S6181027A JP 59204681 A JP59204681 A JP 59204681A JP 20468184 A JP20468184 A JP 20468184A JP S6181027 A JPS6181027 A JP S6181027A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- bias voltage
- channel
- circuit
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Transmitters (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力信号の位相に同期した出力信号を得るＰＬ
Ｌ回路に関する。
Ｌ回路に関する。
し発明の技術的背景〕
一般にＰＬＬ回路においては、同期した入力信号以外の
信号や雑音を抑圧する狭帯域特性を実現させるため、狭
帯域ループフィルタを必要とし、また周波数誤差の発生
を防止するため安定な動作が要求される。
信号や雑音を抑圧する狭帯域特性を実現させるため、狭
帯域ループフィルタを必要とし、また周波数誤差の発生
を防止するため安定な動作が要求される。
第４図はＰＬＬ回路の基本構成を示す回路ブロック図で
、位相・周波数検出回路（ＰＣ）１と、ループフィルタ
２と、電圧制御発振器（以下■ＣＯと略称する）３とよ
りなり、位相・周波数検出回路１は、入力信号ｆｉとｖ
ｃｏ３の出力信号ｆ。
、位相・周波数検出回路（ＰＣ）１と、ループフィルタ
２と、電圧制御発振器（以下■ＣＯと略称する）３とよ
りなり、位相・周波数検出回路１は、入力信号ｆｉとｖ
ｃｏ３の出力信号ｆ。
との位相を比較し、２信号の位相差に応じた差信号電圧
を生じる。この位相差信号はループフィルタ２によって
高周波成分を除去されｖｃｏ３に帰遺される。このよう
なループにより、一定時間後に位相・周波数がロックさ
れ、これによりＰＬＬ回路はあたかも狭帯域の帯域通過
フィルタのような働きをする。
を生じる。この位相差信号はループフィルタ２によって
高周波成分を除去されｖｃｏ３に帰遺される。このよう
なループにより、一定時間後に位相・周波数がロックさ
れ、これによりＰＬＬ回路はあたかも狭帯域の帯域通過
フィルタのような働きをする。
第５図はＰＬＬを用いた周波数シンセサイザ方式の変調
装置の一例を示す回路ブロック図で、ループ内に分局器
４と加算器５を備え、位相・周波数検出回路１には基準
信号発生器６から基準信号ｆ５が印加される。この場合
、ＶＣＯ３の出力信号ｆ。を分周器４で１／Ｈに分周し
て基準信号ｆ。
装置の一例を示す回路ブロック図で、ループ内に分局器
４と加算器５を備え、位相・周波数検出回路１には基準
信号発生器６から基準信号ｆ５が印加される。この場合
、ＶＣＯ３の出力信号ｆ。を分周器４で１／Ｈに分周し
て基準信号ｆ。
レベルにまで周波数を下げた信号ｆｏ／Ｎと基準信号ｆ
ｓとを位相・周波数検出回路１に加えて両信号９差を検
出し、この位相差信号と入力信号ｆｉ′ ｋ とを加“算器５で加算し、ループフィルタ２を通して雑
音成分を除去してＶＣＯ３に入力する。一定時間後ルー
プがロック状態になれば、■ｃｏの出力信号ｆｏは周波
数Ｎ、ｆｓの信号を人力信号１ 、／で変調した信号に
なる。
ｓとを位相・周波数検出回路１に加えて両信号９差を検
出し、この位相差信号と入力信号ｆｉ′ ｋ とを加“算器５で加算し、ループフィルタ２を通して雑
音成分を除去してＶＣＯ３に入力する。一定時間後ルー
プがロック状態になれば、■ｃｏの出力信号ｆｏは周波
数Ｎ、ｆｓの信号を人力信号１ 、／で変調した信号に
なる。
上記の説明では、分周器４の分周比１／Ｎを一定として
考えたが、分周器４にプログラマブルデバイダを用い、
この分周器４をチャンネル設定器７からのチャンネル設
定情報に基いて分局比１／Ｎを変化させること番こより
、ＶＣＯ３の出方周波数がその分局比の変化ｌこ応答し
て変化し、同様な周波数引き込みが行われ、ロック周波
数を新たな分局比に対応した周波数に変更することがで
きる。
考えたが、分周器４にプログラマブルデバイダを用い、
この分周器４をチャンネル設定器７からのチャンネル設
定情報に基いて分局比１／Ｎを変化させること番こより
、ＶＣＯ３の出方周波数がその分局比の変化ｌこ応答し
て変化し、同様な周波数引き込みが行われ、ロック周波
数を新たな分局比に対応した周波数に変更することがで
きる。
ところで、上述のようなＰＬＬ回路においては、そのＶ
ＣＯ３の出力周波数とバイアス電圧とは、第６図ζこ示
すような関係となる。すなわち、バイアス電圧がｖｏの
ときのＶＣＯ３の出方周波赦すなわちロック周波数をｆ
ｏとすると、チャンネル設定器７からの情報によりロッ
ク周波数がｆｏからｆｏ＋ｆαに、またはｆ。からｆ。
ＣＯ３の出力周波数とバイアス電圧とは、第６図ζこ示
すような関係となる。すなわち、バイアス電圧がｖｏの
ときのＶＣＯ３の出方周波赦すなわちロック周波数をｆ
ｏとすると、チャンネル設定器７からの情報によりロッ
ク周波数がｆｏからｆｏ＋ｆαに、またはｆ。からｆ。
−ｆαに変更される場合、バイアス電圧もＶ。からＶ。
＋Ｖαに、またはＶ。からＶｏ−Ｖαに移ることになる
が、この遷移はチャンネル設定に即応して不連続的ｌこ
瞬時に行われるのではなく、第６図のグラフ上のＡ点か
らＢ点に向って、またはＡ点から６点に向って、徐々に
変化してロック周波数がｆｏ＋ｆαまたはｆ。−ｆαに
なるのである。すなわち、ロックすべき周波数の変更ｌ
こ対してｖｃｏ３は直ちζこ追随できず、時間遅れを生
じることになる。
が、この遷移はチャンネル設定に即応して不連続的ｌこ
瞬時に行われるのではなく、第６図のグラフ上のＡ点か
らＢ点に向って、またはＡ点から６点に向って、徐々に
変化してロック周波数がｆｏ＋ｆαまたはｆ。−ｆαに
なるのである。すなわち、ロックすべき周波数の変更ｌ
こ対してｖｃｏ３は直ちζこ追随できず、時間遅れを生
じることになる。
この時間遅れは引き込み時間とも呼ばれ、次の式であら
れされる。
れされる。
ここで、Ｔ、は引き込み時間、ＢＬは帯域幅、Ａは定数
である。
である。
上式から、帯域幅ＢＬを広げると、引き込み時間Ｔｐが
短縮されることがわかる。したがって、従来は、ＰＬＬ
回路におけるロックアツプのための時間遅れを短縮する
ために、ループフィルタ２の帯域幅を広げればよいと考
えられてきた。
短縮されることがわかる。したがって、従来は、ＰＬＬ
回路におけるロックアツプのための時間遅れを短縮する
ために、ループフィルタ２の帯域幅を広げればよいと考
えられてきた。
しかしながら、ループフィルタ２の帯域幅を広げると、
ロック周波数ｆ。付近のスプリアスを遮断できずに通過
させてしまうため、信号対雑音比が劣化するという欠点
があり、従来のＰＬＬ変調装置においては、引き込み時
間の短縮と狭帯域特性を得ることとは相矛盾する要求で
あった。
ロック周波数ｆ。付近のスプリアスを遮断できずに通過
させてしまうため、信号対雑音比が劣化するという欠点
があり、従来のＰＬＬ変調装置においては、引き込み時
間の短縮と狭帯域特性を得ることとは相矛盾する要求で
あった。
このため、ループフィルタ２の帯域幅を広げてもスプリ
アスの信号に対する悪影響を防止するために、Ｐ Ｌ
Ｔ、変調部用力信号を急峻な遮断特性を有するフィルタ
を設けることも考えられたが、別途に特別なフィルタを
設けることは、回路構成が複雑になり好ましい方法では
なかった。
アスの信号に対する悪影響を防止するために、Ｐ Ｌ
Ｔ、変調部用力信号を急峻な遮断特性を有するフィルタ
を設けることも考えられたが、別途に特別なフィルタを
設けることは、回路構成が複雑になり好ましい方法では
なかった。
本発明は帯域幅を広げずにロック周波数変更時の引き込
み時間を短縮しうるＰＬＬ回路を提供することを目的と
する。
み時間を短縮しうるＰＬＬ回路を提供することを目的と
する。
し発明の概要〕
本発明は、ロック周波数の変更時ｌζ、これＩζ応答し
て電圧制御発振器の発振周波数を変更後のロック周波数
に近づけるように作用するバイアス電圧を発生してこの
バイアス電圧を電圧制御発振器に印加する手段を設ける
こさにより上記した目的を達成するものである。
て電圧制御発振器の発振周波数を変更後のロック周波数
に近づけるように作用するバイアス電圧を発生してこの
バイアス電圧を電圧制御発振器に印加する手段を設ける
こさにより上記した目的を達成するものである。
第１図は本発明の一実施例を第５図１ζ対応させて示す
回路ブロック図であり、第５図との対応部分には同一符
号を付して共通する部分の詳細な説明は省略するが、第
１図においては、ＶＣＯ３のバイアス電圧を外部から制
御するバイアス電圧制御回路８を備えている。このバイ
アス電圧制御回路８は、チャンネル設定器７からのチャ
ンネル設定情報Ｉζもとづいて分周器４とさもに制御さ
れ、チャンネル設定器７におけるチャンネル設定に応答
してｖｃｏ３のバイアス電圧をそのチャンネルの周波数
に対応する値にシフトする。これにより■ＣＯの出力周
波数はチャンネル設定に応答して瞬時に新たなロック周
波数に遷移することになり、引き込み時間が短縮される
。
回路ブロック図であり、第５図との対応部分には同一符
号を付して共通する部分の詳細な説明は省略するが、第
１図においては、ＶＣＯ３のバイアス電圧を外部から制
御するバイアス電圧制御回路８を備えている。このバイ
アス電圧制御回路８は、チャンネル設定器７からのチャ
ンネル設定情報Ｉζもとづいて分周器４とさもに制御さ
れ、チャンネル設定器７におけるチャンネル設定に応答
してｖｃｏ３のバイアス電圧をそのチャンネルの周波数
に対応する値にシフトする。これにより■ＣＯの出力周
波数はチャンネル設定に応答して瞬時に新たなロック周
波数に遷移することになり、引き込み時間が短縮される
。
第２図はバイアス電圧制御回路８の一例を示し、バイア
ス電圧選択制御回路９とアナログスイッチ１０とよりな
り、チャンネル設定器８からのチャンネル設定情報にも
とづいてバイアス電圧選択制御回路９がアナログスイッ
チ１０を制御して各チャンネルに対応する直流電圧を発
生してｖＣＯ３の周波数制御電圧（こ加算してｖＣＯ３
の出力周波数を変化させる。
ス電圧選択制御回路９とアナログスイッチ１０とよりな
り、チャンネル設定器８からのチャンネル設定情報にも
とづいてバイアス電圧選択制御回路９がアナログスイッ
チ１０を制御して各チャンネルに対応する直流電圧を発
生してｖＣＯ３の周波数制御電圧（こ加算してｖＣＯ３
の出力周波数を変化させる。
以上の説明で本発明の一実施例の構成およびその動作が
明らかになったが、本実施例によれば、ＶＣＯ３のバイ
アス電圧をチャンネル設定に応答して外部から変化させ
るバイアス電圧制御回路８を設けることによって、ＰＬ
Ｌ回路の特徴である急峻なフィルタ特性を阻害すること
なしに、すなわち信号対雑音比を劣化させることなしに
ＰＬＬ変調装置における引き込み時間を短縮することが
できる。
明らかになったが、本実施例によれば、ＶＣＯ３のバイ
アス電圧をチャンネル設定に応答して外部から変化させ
るバイアス電圧制御回路８を設けることによって、ＰＬ
Ｌ回路の特徴である急峻なフィルタ特性を阻害すること
なしに、すなわち信号対雑音比を劣化させることなしに
ＰＬＬ変調装置における引き込み時間を短縮することが
できる。
なお、上述の実施例は周波数シンセサイザ方式のＰＬＬ
変調装置に本発明を適用した場合であるが、本発明は上
記実施例に限定されるものではない。例えば第３図に示
すようなＰＬＬ復調装置において、チャンネル設定器７
Ｉこよって入力信号選択回路１１を制御するとともに、
チャンネル設定器７によるチャンネル設定に応答してバ
イアス電圧制御回路８を用いてｖＣＯ３のバイアス電圧
をシフトすることにより、引き込み時間を短縮すること
が可能になる。この場合、ロック周波数に引き込み後に
、ｖＣＯ３の出力信号と入力変調信号の位相・周波数差
を位相・周波数検出回路ｌで検出し、ループフィルタ２
で雑音を抑圧し、さらに信号検出フィルタ１２で望む復
調信号を抽出して復調信号出力を得るものである。また
本発明は、ＰＬＬ回路のその他の種々の用途、例えば信
号のトラッキング、信号の同期、自動周波数制御等にも
適用可能である。
変調装置に本発明を適用した場合であるが、本発明は上
記実施例に限定されるものではない。例えば第３図に示
すようなＰＬＬ復調装置において、チャンネル設定器７
Ｉこよって入力信号選択回路１１を制御するとともに、
チャンネル設定器７によるチャンネル設定に応答してバ
イアス電圧制御回路８を用いてｖＣＯ３のバイアス電圧
をシフトすることにより、引き込み時間を短縮すること
が可能になる。この場合、ロック周波数に引き込み後に
、ｖＣＯ３の出力信号と入力変調信号の位相・周波数差
を位相・周波数検出回路ｌで検出し、ループフィルタ２
で雑音を抑圧し、さらに信号検出フィルタ１２で望む復
調信号を抽出して復調信号出力を得るものである。また
本発明は、ＰＬＬ回路のその他の種々の用途、例えば信
号のトラッキング、信号の同期、自動周波数制御等にも
適用可能である。
以上説明したように、本発明によれば、ＰＬＬ回路の狭
帯域特性を損うことなしにロック周波数の変更に瞬時に
応答するＰＬＬ回路を得ることができる。
帯域特性を損うことなしにロック周波数の変更に瞬時に
応答するＰＬＬ回路を得ることができる。
第１図は本発明によるＰＬＬ回路の一実施例を示す回路
ブロック図、第２図はそのバイアス電圧制御回路の一例
を示す回路ブロック図、第３図は本発明の他の実施例を
示す回路ブロック図、第４図はＰＬＬ回路の基本構成を
示す回路ブロック図、第５図は従来の周波数シンセサイ
ザ方式のＰＬＬ変調装置の一例を示す回路ブロック図、
第６図はそのｖＣＯの出力周波数とバイアス電圧との関
係を示すグラフである。 １・・位相・周波数検出回路、２・・・ループフィルタ
、３・・電圧制御発振器（ＶＣＯ）、４・・・分周器、
５ ・加算器、６・・基準信号発生器、７・・チャンネ
ル設定器、８・−・バイアス電圧制御回路、９・・バイ
アス電圧選択制御回路、１０・・アナログスイッチ、１
１・・入力信号選択回路、１２・信号検出フィルタ。 第１図 多ｉ−ｊ ２図 第４ 図 第５ 図 ｖｏ−ｖａ ｖＯｖＯ÷１
ブロック図、第２図はそのバイアス電圧制御回路の一例
を示す回路ブロック図、第３図は本発明の他の実施例を
示す回路ブロック図、第４図はＰＬＬ回路の基本構成を
示す回路ブロック図、第５図は従来の周波数シンセサイ
ザ方式のＰＬＬ変調装置の一例を示す回路ブロック図、
第６図はそのｖＣＯの出力周波数とバイアス電圧との関
係を示すグラフである。 １・・位相・周波数検出回路、２・・・ループフィルタ
、３・・電圧制御発振器（ＶＣＯ）、４・・・分周器、
５ ・加算器、６・・基準信号発生器、７・・チャンネ
ル設定器、８・−・バイアス電圧制御回路、９・・バイ
アス電圧選択制御回路、１０・・アナログスイッチ、１
１・・入力信号選択回路、１２・信号検出フィルタ。 第１図 多ｉ−ｊ ２図 第４ 図 第５ 図 ｖｏ−ｖａ ｖＯｖＯ÷１
Claims (1)
- ＰＬＬ回路のロック周波数の変更時に、これに応答して
、電圧制御発振器の発振周波数を変更後のロック周波数
に近づけるように作用するバイアス電圧を発生してこの
バイアス電圧を前記電圧制御発振器に印加する手段を備
えたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204681A JPS6181027A (ja) | 1984-09-28 | 1984-09-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204681A JPS6181027A (ja) | 1984-09-28 | 1984-09-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181027A true JPS6181027A (ja) | 1986-04-24 |
Family
ID=16494538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204681A Pending JPS6181027A (ja) | 1984-09-28 | 1984-09-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656975A (en) * | 1995-06-02 | 1997-08-12 | Nec Corporation | PLL circuit having filter with switched bias voltage for quick response |
-
1984
- 1984-09-28 JP JP59204681A patent/JPS6181027A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656975A (en) * | 1995-06-02 | 1997-08-12 | Nec Corporation | PLL circuit having filter with switched bias voltage for quick response |
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