JP2859037B2 - 2重pll回路 - Google Patents
2重pll回路Info
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- JP2859037B2 JP2859037B2 JP4169184A JP16918492A JP2859037B2 JP 2859037 B2 JP2859037 B2 JP 2859037B2 JP 4169184 A JP4169184 A JP 4169184A JP 16918492 A JP16918492 A JP 16918492A JP 2859037 B2 JP2859037 B2 JP 2859037B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Locked Loop)回路に関するもので特にルー
プが2個のPLL回路を安定化させた2重PLL回路に
関する。
検波技術は必須のものである。同期検波回路において、
入力信号の周波数および位相に同期した連続発振出力を
得るためPLL回路が使用される。図2にPLL回路を
示す。(1)は位相比較器、(2)はループフィルタ、
(3)は電圧制御型発振器(VCO)である。このPL
L回路の特性を図3に示す。横軸が周波数で縦軸がルー
プフィルタ(2)出力を表わす。(6)はVCOのフリ
ーラン周波数f0とする。いま入力周波数を下側から上
げていく場合を考えると、最初VCO(3)は入力にロ
ックしていない状態からスタートし、(5)の点でルー
プがロック状態に入る。さらに上げていくと(8)の点
でロックがはずれる。同様に周波数を下げていく場合
は、(7)でロックに入り(4)ではずれる。この時、
(5)と(7)の範囲をプルインレンジ、(4)と
(8)の範囲をホールドレンジと言う。通常これらは、
(6)のフリーラン周波数に対して対称である。
の位相誤差について考える。入力信号の周波数とVCO
のフリーラン周波数が等しい場合には、位相誤差はゼロ
である。しかしフリーラン周波数がずれている場合は、
VCOにずれに相当する電圧を位相比較器が供給するこ
とになるので、有限の定常位相誤差が発生する。すなわ
ち、ΔFをフリーラン周波数のずれ、Kdを位相比較器
のゲイン、KoをVCOの制御感度とすると、定常位相
誤差Δθは次式で表わされる。
した場合、検波出力の歪等の特性は上記の定常位相誤差
に比例して悪化する。通常VCOは、ばらつきの大きい
LCタンク回路で構成される事が多い。従ってこれらの
システムでは、VCOのフリーラン周波数ずれを最小に
する調整が不可欠となる。
のため構成されたPLL回路を図4に示す。点線部分が
図1の回路に追加された部分である。(9)は1/Nの
分周器、(10)は位相比較器、(11)は基準発振器
(VCXO)、(12)は水晶あるいは、セラミック発
振子、(13)はループフィルタである。基準発振器
(11)は、水晶発振子(12)により決定される正確
な基準周波数を中心として可変出来る様構成されてい
る。無入力時はVCXO出力は基準周波数であり、電圧
制御型発振器(3)、分周器(9)、位相比較器(1
0)、ループフィルタ(13)より構成される第2のP
LLループにより、電圧制御型発振器(3)の出力は基
準周波数のN倍に正確に自動調整される。従って調整に
よって合わせ込みたいフリーラン周波数のN分の1を、
基準発振器(11)の基準周波数になるように設定して
おくことにより、電圧制御型発振器のフリーラン周波数
の自動調整回路が構成できる。
路は2つのループを持つため、このままでは安定動作は
期待できない。すなわち最初に説明した図1のPLL回
路は、通常2次系の負帰還ループを構成する。この場
合、ループフィルタ(2)にラグリード型ローパスフィ
ルタを用いて安定動作を実現する事が出来る。一方図4
の2重ループPLL回路は、4次の負帰還ループとなる
ためこのままではループフィルタをどのように選んで
も、安定動作実現は困難である。
成されたもので、第1VCOと、該第1VCOより周波
数可変範囲の狭い第2VCOと、入力信号と前記第1V
COの出力信号との位相比較を行なう第1位相比較回路
と、該第1位相比較回路の出力信号を平滑して前記第2
VCOに印加する第1フィルタと、前記第1VCOの出
力信号と前記第2VCOの出力信号との位相比較を行な
う第2位相比較回路と、該第2位相比較回路の出力信号
を平滑して前記第1VCOに印加する第2フィルタとを
備える2重PLL回路において、前記第1フィルタの出
力信号を前記第1VCOに印加する手段を設けたことを
特徴とする。
に近い動作となる様に第1フィルタの出力の一部を第1
VCOに入力にバイパスして加えているので、2重PL
L回路の伝達関数の根軌跡が複素平面上の左半面に存在
するようになり、2重PLL回路の動作が安定化する。
で、(14)は加算器、(15)はループフィルタ
(2)の出力信号に対してm倍の係数値を加える第1係
数器、(16)は、ループフィルタ(13)の出力信号
に対してl倍の係数値を加える第2係数器である。
クについては同一の符号を付し、説明を省略する。次に
本発明の安定化手段によりPLLループがどのように安
定化されるかをループゲインの根軌跡によって説明す
る。図5、図6、図7に3種類の根軌跡の例を示した。
すなわち図5は前述図2の通常のPLL回路の場合、図
6は図4の安定化手段を施す前の2重ループPLL回路
の場合、そして図7は安定化手段を施した後の2重ルー
プPLL回路のばあいである。
場合、ループゲインの根を2個、零点を1個持つ。図5
で(17),(18)が根、(19)が零点を表わす。
ループゲインをゼロから無限大まで変化させたときの根
のえがく軌跡が(20)の根軌跡である。すなわち、
(17),(18)からスタートし中間点で上下に分か
れ、(19)の左で再び実軸に戻る。根軌跡がベクトル
平面の左半面にあれば、その回路は安定である。従って
この場合は安定であると言える。
プPLL回路の根軌跡を考える。この場合ループゲイン
は根を4個、零点を2個持つ。(21),(22),
(23),(24)が根、(25),(26)が零点を
表わす。根軌跡は(27)および(28)となる。すな
わちベクトル平面の右半面に根軌跡ができる。従ってこ
の回路は不安定である。すなわち入力位相にロックした
安定なVCO出力を得ることが出来ない。
信号に係数aを掛けたものと、ループフィルタ(13)
の出力信号に係数bを掛けた信号とを加算器(14)で
加算した後、電圧制御型発振器(3)に加えている。ル
ープフィルタ(2)及び(13)をラグリードフィルタ
で構成した場合、図1のループゲインGは
KPD2KO1=Kcとすると式(2)は、
(2)及び(13)は、図8の如き構成を有しており、
その伝達関数F(S)は
R2〕と表わされる。そこで、ループフィルタ(2)の
時定数をΤ11、Τ12とし、ループフィルタ(13)の時
定数をΤ21,Τ22とし、2つの伝達関数を式(3)に代
入すると、利得Gは、
を施した後の根軌跡を示す。前記の図6と較べてみる
と、根の数と位置は同じであるが、零点が1個増えてお
り、(29)がその零点である。この零点は安定化手段
により生じたものである。根軌跡は(28)および(3
0)である。すなわち根軌跡(28)は図6と変わらな
いが、もう一方の根軌跡(30)は大きく異なってく
る。図6では右半面にあったが、つけ加えられた零点
(29)によって左半面に引き戻されているのがわか
る。極端にループゲインが小さい領域では右半面に少し
残るが、実用範囲では左半面にあり安定化されているこ
とになる。
た場合を示すブロック図で、(31)は90度移相器、
(32)はAM検波器である。電圧制御型発振器(3)
は、コンデンサCとコイルLからなる共振回路により、
その中心周波数が定められるとともに、基準発振器(1
1)により、その中心周波数が正確かつ安定に自動設定
される。入力端子(33)に搬送波に重畳された入力信
号が印加されているとすると、電圧制御型発振器(3)
からは前記搬送波に同期した連続信号が発生する。該連
続信号は、90度移相器(31)で移相させられ、入力
信号と同期となり、AM検波器(32)に印加される。
従って、AM検波器(32)からはAM検波された信号
が得られる。
の中心周波数を自動調整できるとともに、そのループが
安定しており発振等の恐れのない、2重PLL回路を提
供することができる。
る。
る。
図である。
Claims (2)
- 【請求項1】 第1VCOと、該第1VCOより周波数
可変範囲の狭い第2VCOと、入力信号と前記第1VC
Oの出力信号との位相比較を行なう第1位相比較回路
と、該第1位相比較回路の出力信号を平滑して前記第2
VCOに印加する第1フィルタと、前記第1VCOの出
力信号と前記第2VCOの出力信号との位相比較を行な
う第2位相比較回路と、該第2位相比較回路の出力信号
を平滑して前記第1VCOに印加する第2フィルタとを
備える2重PLL回路において、前記第1フィルタの出
力信号を前記第1VCOに印加する手段を設けたことを
特徴とする2重PLL回路。 - 【請求項2】 第1VCOと、該第1VCOより周波数
可変範囲の狭い第2VCOと、入力信号と前記第1VC
Oの出力信号との位相比較を行なう第1位相比較回路
と、該第1位相比較回路の出力信号を平滑して前記第2
VCOに印加する第1フィルタと、前記第1VCOの出
力信号と前記第2VCOの出力信号との位相比較を行な
う第2位相比較回路と、該第2位相比較回路の出力信号
を平滑する第2フィルタとを備える2重PLL回路にお
いて、 前記第1フィルタの出力信号を係数倍する第1の係数器
と、 前記第2フィルタの出力信号を係数倍する第2の係数器
と、 前記第1及び第2の係数器の出力信号を加算し前記第1
VCOに印加する加算器と、 を設けたことを特徴とする2重PLL回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4169184A JP2859037B2 (ja) | 1992-06-26 | 1992-06-26 | 2重pll回路 |
US08/016,247 US5329250A (en) | 1992-02-25 | 1993-02-11 | Double phase locked loop circuit |
DE69300782T DE69300782T2 (de) | 1992-02-25 | 1993-02-16 | Schaltung mit einem doppelten Phasenregelkreis. |
EP93102420A EP0557867B1 (en) | 1992-02-25 | 1993-02-16 | Double phase locked loop circuit |
KR1019930002558A KR100208408B1 (ko) | 1992-02-25 | 1993-02-24 | 2중 루프 pll회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4169184A JP2859037B2 (ja) | 1992-06-26 | 1992-06-26 | 2重pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613894A JPH0613894A (ja) | 1994-01-21 |
JP2859037B2 true JP2859037B2 (ja) | 1999-02-17 |
Family
ID=15881798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4169184A Expired - Lifetime JP2859037B2 (ja) | 1992-02-25 | 1992-06-26 | 2重pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2859037B2 (ja) |
-
1992
- 1992-06-26 JP JP4169184A patent/JP2859037B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0613894A (ja) | 1994-01-21 |
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