JPH08125508A - デューティ補正回路 - Google Patents
デューティ補正回路Info
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- JPH08125508A JPH08125508A JP6256385A JP25638594A JPH08125508A JP H08125508 A JPH08125508 A JP H08125508A JP 6256385 A JP6256385 A JP 6256385A JP 25638594 A JP25638594 A JP 25638594A JP H08125508 A JPH08125508 A JP H08125508A
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Abstract
(57)【要約】
【目的】 入力パルスのデューティを正確に５０％に補
正する。 【構成】 入力パルスＩＮはＤ−ＦＦ１２により１／２
分周され、正相出力信号Ｓ１２ａ及び逆相出力信号Ｓ１
２ｂが出力される。正相出力信号Ｓ１２ａ及び逆相出力
信号Ｓ１２ｂは、デューティが５０％で入力パルスＩＮ
の１／２の周波数となっている。正相出力信号Ｓ１２ａ
及び逆相出力信号Ｓ１２ｂは、それぞれバッファ１３，
１５を介して積分器１４，１６に入力される。積分器１
４の出力信号Ｓ１４及び積分器１６の出力信号Ｓ１６
は、比較回路１７の非反転入力端子及び反転入力端子に
それぞれ入力され、出力信号Ｓ１２ａに対して９０度位
相がずれた矩形波Ｓ１７が出力される。Ｅ−ＯＲ回路１
８により、出力信号Ｓ１２ａと矩形波Ｓ１７との排他的
論理和がとられ、入力パルスＩＮのデューティが５０％
に補正された出力パルスＳ１８が出力される。
正する。 【構成】 入力パルスＩＮはＤ−ＦＦ１２により１／２
分周され、正相出力信号Ｓ１２ａ及び逆相出力信号Ｓ１
２ｂが出力される。正相出力信号Ｓ１２ａ及び逆相出力
信号Ｓ１２ｂは、デューティが５０％で入力パルスＩＮ
の１／２の周波数となっている。正相出力信号Ｓ１２ａ
及び逆相出力信号Ｓ１２ｂは、それぞれバッファ１３，
１５を介して積分器１４，１６に入力される。積分器１
４の出力信号Ｓ１４及び積分器１６の出力信号Ｓ１６
は、比較回路１７の非反転入力端子及び反転入力端子に
それぞれ入力され、出力信号Ｓ１２ａに対して９０度位
相がずれた矩形波Ｓ１７が出力される。Ｅ−ＯＲ回路１
８により、出力信号Ｓ１２ａと矩形波Ｓ１７との排他的
論理和がとられ、入力パルスＩＮのデューティが５０％
に補正された出力パルスＳ１８が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、クロックパルス等のパ
ルス信号のデューティ補正回路に関するものである。
ルス信号のデューティ補正回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；特開昭５８−１２４２１号公報 一般に、デューティ比５０％の矩形波は各種の電子産業
分野で使用され、重要な信号の一つである。図２は、前
記文献に記載された従来のデューティ補正回路の一構成
例を示す回路図である。このデューティ補正回路は、入
力パルスＩＮを入力する入力端子１を備えている。入力
端子１は、ＪＫフリップフロップ（以下、ＪＫ−ＦＦと
いう）２のクロック入力端子ＣＰに接続されている。Ｊ
Ｋ−ＦＦ２のＪ端子及びＫ端子は高レベル（以下、
“Ｈ”という）に接続されている。Ｊ端子及びＫ端子が
“Ｈ”に接続されたＪＫ−ＦＦ２は、入力パルスＩＮを
１／２分周する回路である。ＪＫ−ＦＦ２の逆相出力端
子Ｑ／は、ＪＫ−ＦＦ２の逆相出力信号を入力パルスＩ
Ｎの１／２周期遅延する遅延回路３の入力側に接続さ
れ、遅延回路３の出力側がイクスクルーシブオア（以
下、Ｅ−ＯＲという）回路４の第１の入力端子に接続さ
れている。ＪＫ−ＦＦ２の正相出力端子Ｑは、Ｅ−ＯＲ
回路４の第２の入力端子に接続されている。Ｅ−ＯＲ回
路４の出力端子は出力端子５に接続されている。
例えば次のような文献に記載されるものがあった。 文献；特開昭５８−１２４２１号公報 一般に、デューティ比５０％の矩形波は各種の電子産業
分野で使用され、重要な信号の一つである。図２は、前
記文献に記載された従来のデューティ補正回路の一構成
例を示す回路図である。このデューティ補正回路は、入
力パルスＩＮを入力する入力端子１を備えている。入力
端子１は、ＪＫフリップフロップ（以下、ＪＫ−ＦＦと
いう）２のクロック入力端子ＣＰに接続されている。Ｊ
Ｋ−ＦＦ２のＪ端子及びＫ端子は高レベル（以下、
“Ｈ”という）に接続されている。Ｊ端子及びＫ端子が
“Ｈ”に接続されたＪＫ−ＦＦ２は、入力パルスＩＮを
１／２分周する回路である。ＪＫ−ＦＦ２の逆相出力端
子Ｑ／は、ＪＫ−ＦＦ２の逆相出力信号を入力パルスＩ
Ｎの１／２周期遅延する遅延回路３の入力側に接続さ
れ、遅延回路３の出力側がイクスクルーシブオア（以
下、Ｅ−ＯＲという）回路４の第１の入力端子に接続さ
れている。ＪＫ−ＦＦ２の正相出力端子Ｑは、Ｅ−ＯＲ
回路４の第２の入力端子に接続されている。Ｅ−ＯＲ回
路４の出力端子は出力端子５に接続されている。
【０００３】次に、図２のデューティ補正回路の動作を
説明する。入力パルスＩＮは、ＪＫ−ＦＦ２で構成され
る分周回路によって１／２分周される。このＪＫ−ＦＦ
２の正相出力信号及び逆相出力信号は、入力パルスＩＮ
に対して１／２の周波数でデューティが５０％となって
おり、又、正相出力信号と逆相出力信号とは１８０度位
相がずれている。そこで、逆相出力信号を遅延回路３に
よって入力パルスＩＮの１／２周期遅延することにより
９０度の位相差のある信号対を作り、Ｅ−ＯＲ回路４に
おいて、この信号対の排他的論理和をとることにより、
このデューティ補正回路は、分周回路２の出力信号の倍
周波数、つまり入力パルスの周波数と同一の周波数でか
つデューティが５０％の出力パルスを再生する。
説明する。入力パルスＩＮは、ＪＫ−ＦＦ２で構成され
る分周回路によって１／２分周される。このＪＫ−ＦＦ
２の正相出力信号及び逆相出力信号は、入力パルスＩＮ
に対して１／２の周波数でデューティが５０％となって
おり、又、正相出力信号と逆相出力信号とは１８０度位
相がずれている。そこで、逆相出力信号を遅延回路３に
よって入力パルスＩＮの１／２周期遅延することにより
９０度の位相差のある信号対を作り、Ｅ−ＯＲ回路４に
おいて、この信号対の排他的論理和をとることにより、
このデューティ補正回路は、分周回路２の出力信号の倍
周波数、つまり入力パルスの周波数と同一の周波数でか
つデューティが５０％の出力パルスを再生する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
デューティ補正回路では、次のような問題があった。即
ち、Ｅ−ＯＲ回路４では、２つの入力信号をそれぞれ
Ａ，Ｂ、とすると、出力信号Ｘは、 Ｘ＝Ａ・Ｂ／＋Ａ／・Ｂ 但し、 Ａ／；Ａの反転信号 Ｂ／；Ｂの反転信号 のように、２つの信号の乗算を行っているが、この場合
の２つの信号の位相差は、正確に９０°である必要があ
る。ところが、電源電位や周囲温度等の変化により遅延
回路３の遅延時間が変化することがある。そのため、Ｅ
−ＯＲ回路４の出力信号は完全な５０％のデューティに
ならない。
デューティ補正回路では、次のような問題があった。即
ち、Ｅ−ＯＲ回路４では、２つの入力信号をそれぞれ
Ａ，Ｂ、とすると、出力信号Ｘは、 Ｘ＝Ａ・Ｂ／＋Ａ／・Ｂ 但し、 Ａ／；Ａの反転信号 Ｂ／；Ｂの反転信号 のように、２つの信号の乗算を行っているが、この場合
の２つの信号の位相差は、正確に９０°である必要があ
る。ところが、電源電位や周囲温度等の変化により遅延
回路３の遅延時間が変化することがある。そのため、Ｅ
−ＯＲ回路４の出力信号は完全な５０％のデューティに
ならない。
【０００５】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、入力パルスのデューティを５０％
に補正するデューティ補正回路において、次のような構
成としている。即ち、入力パルスの周波数を１／２分周
する分周回路と、分周回路の出力信号を積分する第１の
積分回路と、分周回路の出力信号を反転させた逆相信号
を前記第１の積分回路と同一の時定数で積分する第２の
積分回路とが、設けられている。更に、第１の積分回路
の出力信号と第２の積分回路の出力信号との大小を比較
し、その比較結果を高レベルまたは低レベルで出力する
比較回路と、分周回路の出力信号と比較回路の出力信号
との一致期間及び不一致期間を検出し、その検出結果を
高レベルまたは低レベルで出力する一致／不一致検出手
段とを、備えている。
題を解決するために、入力パルスのデューティを５０％
に補正するデューティ補正回路において、次のような構
成としている。即ち、入力パルスの周波数を１／２分周
する分周回路と、分周回路の出力信号を積分する第１の
積分回路と、分周回路の出力信号を反転させた逆相信号
を前記第１の積分回路と同一の時定数で積分する第２の
積分回路とが、設けられている。更に、第１の積分回路
の出力信号と第２の積分回路の出力信号との大小を比較
し、その比較結果を高レベルまたは低レベルで出力する
比較回路と、分周回路の出力信号と比較回路の出力信号
との一致期間及び不一致期間を検出し、その検出結果を
高レベルまたは低レベルで出力する一致／不一致検出手
段とを、備えている。
【０００６】第２の発明では、入力パルスのデューティ
を５０％に補正するデューティ補正部が設けられ、この
デューティ補正部の出力信号を積分する第１の積分回路
と、デューティ補正部の出力信号を反転させた逆相信号
を第１の積分回路と同一の時定数で積分する第２の積分
回路とが、設けられている。更に、第１の積分回路の出
力信号と第２の積分回路の出力信号との大小を比較し、
その比較結果を高レベルまたは低レベルで出力する比較
回路と、デューティ補正部の出力信号と比較回路の出力
信号との一致期間及び不一致期間を検出し、その検出結
果を高レベルまたは低レベルで出力する一致／不一致検
出手段とを、備えている。
を５０％に補正するデューティ補正部が設けられ、この
デューティ補正部の出力信号を積分する第１の積分回路
と、デューティ補正部の出力信号を反転させた逆相信号
を第１の積分回路と同一の時定数で積分する第２の積分
回路とが、設けられている。更に、第１の積分回路の出
力信号と第２の積分回路の出力信号との大小を比較し、
その比較結果を高レベルまたは低レベルで出力する比較
回路と、デューティ補正部の出力信号と比較回路の出力
信号との一致期間及び不一致期間を検出し、その検出結
果を高レベルまたは低レベルで出力する一致／不一致検
出手段とを、備えている。
【０００７】
【作用】第１の発明によれば、以上のようにデューティ
補正回路を構成したので、入力パルスは、分周回路によ
り１／２分周される。分周回路の出力信号は、第１の積
分回路により積分され、分周回路の出力信号を反転させ
た逆相信号が、第２の積分回路により第１の積分回路と
同一の時定数で積分される。更に、第１の積分回路の出
力信号及び第２の積分回路の出力信号は、比較回路によ
り大小比較され、その比較結果が高レベルまたは低レベ
ルで出力される。分周回路の出力信号及び比較回路の出
力信号は、一致／不一致検出手段により一致期間及び不
一致期間が検出され、その検出結果が高レベルまたは低
レベルで出力される。そのため、このデューティ補正回
路では、温度や電源電位が変化しても第１の積分回路に
対する第２の積分回路の特性は相対的に同一であり、分
周回路の出力信号に対して常に９０度位相がずれた矩形
波が比較回路から出力され、安定したデューティ５０％
の波形が再生される。
補正回路を構成したので、入力パルスは、分周回路によ
り１／２分周される。分周回路の出力信号は、第１の積
分回路により積分され、分周回路の出力信号を反転させ
た逆相信号が、第２の積分回路により第１の積分回路と
同一の時定数で積分される。更に、第１の積分回路の出
力信号及び第２の積分回路の出力信号は、比較回路によ
り大小比較され、その比較結果が高レベルまたは低レベ
ルで出力される。分周回路の出力信号及び比較回路の出
力信号は、一致／不一致検出手段により一致期間及び不
一致期間が検出され、その検出結果が高レベルまたは低
レベルで出力される。そのため、このデューティ補正回
路では、温度や電源電位が変化しても第１の積分回路に
対する第２の積分回路の特性は相対的に同一であり、分
周回路の出力信号に対して常に９０度位相がずれた矩形
波が比較回路から出力され、安定したデューティ５０％
の波形が再生される。
【０００８】第２の発明によれば、入力パルスは、デュ
ーティ補正部によりデューティが５０％に補正される。
デューティ補正部の出力信号は、第１の積分回路により
積分され、デューティ補正部の出力信号を反転させた逆
相信号が第２の積分回路により第１の積分回路と同一の
時定数で積分される。更に、第１の積分回路の出力信号
及び第２の積分回路の出力信号は、比較回路により大小
比較され、その比較結果が高レベルまたは低レベルで出
力される。デューティ補正部の出力信号及び比較回路の
出力信号は、一致／不一致検出手段により一致期間及び
不一致期間が検出され、その検出結果が高レベルまたは
低レベルで出力される。そのため、このデューティ補正
回路では、どのようなデューティの入力パルスが入力さ
れても、周波数が入力パルスの２倍でデューティ５０％
の出力パルスに再生される。更に、温度や電源電位が変
化しても第１の積分回路に対する第２の積分回路の特性
は相対的に同一であり、安定したデューティ５０％の逓
倍回路として動作する。従って、前記課題を解決できる
のである。
ーティ補正部によりデューティが５０％に補正される。
デューティ補正部の出力信号は、第１の積分回路により
積分され、デューティ補正部の出力信号を反転させた逆
相信号が第２の積分回路により第１の積分回路と同一の
時定数で積分される。更に、第１の積分回路の出力信号
及び第２の積分回路の出力信号は、比較回路により大小
比較され、その比較結果が高レベルまたは低レベルで出
力される。デューティ補正部の出力信号及び比較回路の
出力信号は、一致／不一致検出手段により一致期間及び
不一致期間が検出され、その検出結果が高レベルまたは
低レベルで出力される。そのため、このデューティ補正
回路では、どのようなデューティの入力パルスが入力さ
れても、周波数が入力パルスの２倍でデューティ５０％
の出力パルスに再生される。更に、温度や電源電位が変
化しても第１の積分回路に対する第２の積分回路の特性
は相対的に同一であり、安定したデューティ５０％の逓
倍回路として動作する。従って、前記課題を解決できる
のである。
【０００９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すデューティ補正回
路の一構成例を示す回路図である。このデューティ補正
回路１０は、入力パルスＩＮを入力する入力端子１１を
有している。入力端子１１は、遅延フリップフロップ回
路（以下、Ｄ−ＦＦという）１２のクロック入力端子Ｃ
Ｋに接続されている。Ｄ−ＦＦ１２は、逆相出力端子Ｑ
／がＤ−ＦＦ１２のデータ入力端子Ｄに接続され、入力
パルスＩＮを１／２分周する分周回路になっている。Ｄ
−ＦＦ１２の正相出力端子Ｑは、バッファ１３の入力側
に接続され、バッファ１３の出力側が積分回路である積
分器１４の入力側に接続されている。Ｄ−ＦＦ１２の逆
相出力端子Ｑ／は、バッファ１５の入力側に接続され、
バッファ１５の出力側が積分器１６の入力側に接続され
ている。積分器１４の出力側は比較回路１７の非反転入
力端子に接続され、積分器１６の出力側が比較回路１７
の反転入力端子に接続されている。尚、積分器１４及び
積分器１６は同一の回路構成をもち、時定数が等しくな
るように構成されている。比較回路１７の出力端子は、
一致／不一致検出手段であるＥ−ＯＲ回路１８の第１の
入力端子に接続されている。一方、Ｄ−ＦＦ１２の正相
出力端子Ｑは、Ｅ−ＯＲ回路１８の第２の入力端子に接
続されている。Ｅ−ＯＲ回路１８の出力端子は、出力端
子１９に接続されている。
路の一構成例を示す回路図である。このデューティ補正
回路１０は、入力パルスＩＮを入力する入力端子１１を
有している。入力端子１１は、遅延フリップフロップ回
路（以下、Ｄ−ＦＦという）１２のクロック入力端子Ｃ
Ｋに接続されている。Ｄ−ＦＦ１２は、逆相出力端子Ｑ
／がＤ−ＦＦ１２のデータ入力端子Ｄに接続され、入力
パルスＩＮを１／２分周する分周回路になっている。Ｄ
−ＦＦ１２の正相出力端子Ｑは、バッファ１３の入力側
に接続され、バッファ１３の出力側が積分回路である積
分器１４の入力側に接続されている。Ｄ−ＦＦ１２の逆
相出力端子Ｑ／は、バッファ１５の入力側に接続され、
バッファ１５の出力側が積分器１６の入力側に接続され
ている。積分器１４の出力側は比較回路１７の非反転入
力端子に接続され、積分器１６の出力側が比較回路１７
の反転入力端子に接続されている。尚、積分器１４及び
積分器１６は同一の回路構成をもち、時定数が等しくな
るように構成されている。比較回路１７の出力端子は、
一致／不一致検出手段であるＥ−ＯＲ回路１８の第１の
入力端子に接続されている。一方、Ｄ−ＦＦ１２の正相
出力端子Ｑは、Ｅ−ＯＲ回路１８の第２の入力端子に接
続されている。Ｅ−ＯＲ回路１８の出力端子は、出力端
子１９に接続されている。
【００１０】図３は図１のタイムチャートであり、縦軸
に電圧、横軸に時刻が取られている。この図を参照しつ
つ図１に示すデューティ補正回路の動作を説明する。入
力パルスＩＮは、分周回路であるＤ−ＦＦ１２により１
／２分周され、Ｄ−ＦＦ１２から正相出力信号Ｓ１２ａ
及び逆相出力信号Ｓ１２ｂが出力される。正相出力信号
Ｓ１２ａと逆相出力信号Ｓ１２ｂとは位相が１８０度ず
れ、デューティが５０％で入力パルスＩＮの１／２の周
波数となっている。正相出力信号Ｓ１２ａ及び逆相出力
信号Ｓ１２ｂは、それぞれバッファ１３，１５を介して
積分器１４，１６にそれぞれ入力されて積分される。積
分器１４の出力信号Ｓ１４と積分器１６の出力信号Ｓ１
６とは、位相が１８０度ずれている。更に、出力信号Ｓ
１４及び出力信号Ｓ１６は、比較回路１７の非反転入力
端子及び反転入力端子にそれぞれ入力され、出力信号Ｓ
１２ａに対して９０度位相がずれた矩形波Ｓ１７が出力
される。Ｅ−ＯＲ回路１８により、出力信号Ｓ１２ａと
矩形波Ｓ１７との排他的論理和がとられ、入力パルスＩ
Ｎのデューティが５０％に補正された出力パルスＳ１８
が出力される。
に電圧、横軸に時刻が取られている。この図を参照しつ
つ図１に示すデューティ補正回路の動作を説明する。入
力パルスＩＮは、分周回路であるＤ−ＦＦ１２により１
／２分周され、Ｄ−ＦＦ１２から正相出力信号Ｓ１２ａ
及び逆相出力信号Ｓ１２ｂが出力される。正相出力信号
Ｓ１２ａと逆相出力信号Ｓ１２ｂとは位相が１８０度ず
れ、デューティが５０％で入力パルスＩＮの１／２の周
波数となっている。正相出力信号Ｓ１２ａ及び逆相出力
信号Ｓ１２ｂは、それぞれバッファ１３，１５を介して
積分器１４，１６にそれぞれ入力されて積分される。積
分器１４の出力信号Ｓ１４と積分器１６の出力信号Ｓ１
６とは、位相が１８０度ずれている。更に、出力信号Ｓ
１４及び出力信号Ｓ１６は、比較回路１７の非反転入力
端子及び反転入力端子にそれぞれ入力され、出力信号Ｓ
１２ａに対して９０度位相がずれた矩形波Ｓ１７が出力
される。Ｅ−ＯＲ回路１８により、出力信号Ｓ１２ａと
矩形波Ｓ１７との排他的論理和がとられ、入力パルスＩ
Ｎのデューティが５０％に補正された出力パルスＳ１８
が出力される。
【００１１】以上のように、この第１の実施例では、Ｄ
−ＦＦ１２の正相出力信号Ｓ１２ａ及び逆相出力信号Ｓ
１２ｂが、時定数の揃った積分器１４，１６にそれぞれ
入力され、積分器１４，１６の各出力信号Ｓ１４，Ｓ１
６が比較回路１７の非反転入力端子及び反転入力端子に
それぞれ入力されるので、温度や電源電位が変化しても
積分器１４に対する積分器１６の特性は相対的に同一で
あり、比較回路１７からＤ−ＦＦ１２の正相出力信号Ｓ
１２ａに対して常に９０度位相がずれた矩形波Ｓ１７が
出力され、安定したデューティ５０％の波形が再生され
る。
−ＦＦ１２の正相出力信号Ｓ１２ａ及び逆相出力信号Ｓ
１２ｂが、時定数の揃った積分器１４，１６にそれぞれ
入力され、積分器１４，１６の各出力信号Ｓ１４，Ｓ１
６が比較回路１７の非反転入力端子及び反転入力端子に
それぞれ入力されるので、温度や電源電位が変化しても
積分器１４に対する積分器１６の特性は相対的に同一で
あり、比較回路１７からＤ−ＦＦ１２の正相出力信号Ｓ
１２ａに対して常に９０度位相がずれた矩形波Ｓ１７が
出力され、安定したデューティ５０％の波形が再生され
る。
【００１２】第２の実施例 図４は、本発明の第２の実施例を示すデューティ補正回
路の一構成例を示す回路図であり、図１中の要素と共通
の要素には共通の符号が付されている。このデューティ
補正回路は、入力パルスＩＮを入力する入力端子２１を
有している。入力端子２１は、図１に示す第１の実施例
のデューティ補正回路１０の入力端子１１に接続され、
デューティ補正回路１０の出力端子１９がバッファ２３
の入力側に接続され、バッファ２３の出力側が積分器２
４の入力側に接続されている。又、デューティ補正回路
１０の出力端子１９は、インバータ２５の入力側に接続
され、インバータ２５の出力側が積分器２６の入力側に
接続されている。積分器２４の出力側は比較回路２７の
非反転入力端子に接続され、積分器２６の出力側が比較
回路２７の反転入力端子に接続されている。尚、第１の
実施例と同様に、積分器２４及び積分器２６は同一の回
路構成をもち、時定数が等しくなるように構成されてい
る。比較回路２７の出力端子は、Ｅ−ＯＲ回路２８の第
１の入力端子に接続されている。一方、出力端子１９
は、Ｅ−ＯＲ回路２８の第２の入力端子に接続されてい
る。Ｅ−ＯＲ回路２８の出力端子は、出力端子２９に接
続されている。
路の一構成例を示す回路図であり、図１中の要素と共通
の要素には共通の符号が付されている。このデューティ
補正回路は、入力パルスＩＮを入力する入力端子２１を
有している。入力端子２１は、図１に示す第１の実施例
のデューティ補正回路１０の入力端子１１に接続され、
デューティ補正回路１０の出力端子１９がバッファ２３
の入力側に接続され、バッファ２３の出力側が積分器２
４の入力側に接続されている。又、デューティ補正回路
１０の出力端子１９は、インバータ２５の入力側に接続
され、インバータ２５の出力側が積分器２６の入力側に
接続されている。積分器２４の出力側は比較回路２７の
非反転入力端子に接続され、積分器２６の出力側が比較
回路２７の反転入力端子に接続されている。尚、第１の
実施例と同様に、積分器２４及び積分器２６は同一の回
路構成をもち、時定数が等しくなるように構成されてい
る。比較回路２７の出力端子は、Ｅ−ＯＲ回路２８の第
１の入力端子に接続されている。一方、出力端子１９
は、Ｅ−ＯＲ回路２８の第２の入力端子に接続されてい
る。Ｅ−ＯＲ回路２８の出力端子は、出力端子２９に接
続されている。
【００１３】図５は、図４のタイムチャートであり、縦
軸に電圧、横軸に時刻が取られている。この図を参照し
つつ図４に示すデューティ補正回路の動作を説明する。
入力パルスＩＮは、デューティ補正回路１０によりデュ
ーティが５０％に補正されて出力パルスＳ１０となる。
この出力パルスＳ１０がバッファ２３及びインバータ２
５に入力され、出力パルスＳ１０に対して同一位相の出
力信号Ｓ２３及び位相が１８０度ずれた出力信号Ｓ２５
がそれぞれ得られる。出力信号Ｓ２３及び出力信号Ｓ２
５は積分器２４，２６にそれぞれ入力され、出力信号Ｓ
２４，Ｓ２６が得られる。尚、出力信号Ｓ２６は出力信
号Ｓ２４に対して位相が１８０度ずれている。更に、出
力信号Ｓ２４及び出力信号Ｓ２６は、比較回路２７の非
反転入力端子及び反転入力端子にそれぞれ入力され、出
力パルスＳ１０に対して９０度位相がずれた矩形波Ｓ２
７が出力される。Ｅ−ＯＲ回路２８により、出力パルス
Ｓ１０と矩形波Ｓ２７との排他的論理和がとられ、入力
パルスＩＮの２倍の周波数でデューティが５０％の出力
パルスＳ２８が出力される。
軸に電圧、横軸に時刻が取られている。この図を参照し
つつ図４に示すデューティ補正回路の動作を説明する。
入力パルスＩＮは、デューティ補正回路１０によりデュ
ーティが５０％に補正されて出力パルスＳ１０となる。
この出力パルスＳ１０がバッファ２３及びインバータ２
５に入力され、出力パルスＳ１０に対して同一位相の出
力信号Ｓ２３及び位相が１８０度ずれた出力信号Ｓ２５
がそれぞれ得られる。出力信号Ｓ２３及び出力信号Ｓ２
５は積分器２４，２６にそれぞれ入力され、出力信号Ｓ
２４，Ｓ２６が得られる。尚、出力信号Ｓ２６は出力信
号Ｓ２４に対して位相が１８０度ずれている。更に、出
力信号Ｓ２４及び出力信号Ｓ２６は、比較回路２７の非
反転入力端子及び反転入力端子にそれぞれ入力され、出
力パルスＳ１０に対して９０度位相がずれた矩形波Ｓ２
７が出力される。Ｅ−ＯＲ回路２８により、出力パルス
Ｓ１０と矩形波Ｓ２７との排他的論理和がとられ、入力
パルスＩＮの２倍の周波数でデューティが５０％の出力
パルスＳ２８が出力される。
【００１４】以上のように、この第２の実施例では、入
力パルスＩＮを、デューティ補正回路１０によりデュー
ティを５０％にし、出力パルスＳ１０に対して同一位相
の出力信号Ｓ２３及び逆位相の出力信号Ｓ２５が時定数
の等しい積分器２４，２６にそれぞれ入力され、積分器
２４，２６の出力信号Ｓ２４，Ｓ２６が比較回路２７の
非反転入力端子及び反転入力端子にそれぞれ入力される
ので、どのようなデューティの入力パルスが入力されて
も、周波数が入力パルスＩＮの２倍でデューティ５０％
の出力パルスに再生される。更に、温度や電源電位が変
化しても積分器２４の特性に対する積分器２６の特性は
相対的に同一であり、安定したデューティ５０％の逓倍
回路として動作する。尚、本発明は上記実施例に限定さ
れず、種々の変形が可能である。その変形例としては、
例えば次のようなものがある。 （１） 図１中のＤ−ＦＦ１２による分周回路は、図２
中のＪＫ−ＦＦ２による分周回路でもよい。 （２） 図１中の積分器１４，１６のうちいずれか一方
は、温度や電源電位等の使用条件にかかわらず他方の積
分器の出力信号の逆相信号を出力する利得が１の反転増
幅器でもよい。
力パルスＩＮを、デューティ補正回路１０によりデュー
ティを５０％にし、出力パルスＳ１０に対して同一位相
の出力信号Ｓ２３及び逆位相の出力信号Ｓ２５が時定数
の等しい積分器２４，２６にそれぞれ入力され、積分器
２４，２６の出力信号Ｓ２４，Ｓ２６が比較回路２７の
非反転入力端子及び反転入力端子にそれぞれ入力される
ので、どのようなデューティの入力パルスが入力されて
も、周波数が入力パルスＩＮの２倍でデューティ５０％
の出力パルスに再生される。更に、温度や電源電位が変
化しても積分器２４の特性に対する積分器２６の特性は
相対的に同一であり、安定したデューティ５０％の逓倍
回路として動作する。尚、本発明は上記実施例に限定さ
れず、種々の変形が可能である。その変形例としては、
例えば次のようなものがある。 （１） 図１中のＤ−ＦＦ１２による分周回路は、図２
中のＪＫ−ＦＦ２による分周回路でもよい。 （２） 図１中の積分器１４，１６のうちいずれか一方
は、温度や電源電位等の使用条件にかかわらず他方の積
分器の出力信号の逆相信号を出力する利得が１の反転増
幅器でもよい。
【００１５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、分周回路の出力信号及び逆相出力信号が、時
定数の揃った第１及び第２の積分回路にそれぞれ入力さ
れ、比較回路が第１及び第２の積分回路の各出力信号の
大小を比較し、その比較結果を出力するようにしたの
で、温度や電源電位が変化しても第１の積分回路に対す
る第２の積分回路の特性は相対的に同一であり、比較回
路から分周回路の出力信号に対して常に９０度位相がず
れた矩形波が出力され、安定したデューティ５０％の出
力パルスが再生できる。第２の発明によれば、入力パル
スがデューティ補正部によりデューティを５０％にな
り、デューティ補正部の出力パルスに対して同一位相の
信号及び逆位相の信号が、時定数の揃った第１及び第２
の積分回路にそれぞれ入力され、比較回路が第１及び第
２の積分回路の各出力信号の大小を比較し、その比較結
果を出力するようにしたので、どのようなデューティの
入力パルスでも、周波数が入力パルスの２倍でデューテ
ィ５０％の出力パルスに再生できる。更に、温度や電源
電位が変化しても第１の積分回路に対する第２の積分回
路の特性は相対的に同一であり、安定したデューティ５
０％の逓倍回路として動作できる。
によれば、分周回路の出力信号及び逆相出力信号が、時
定数の揃った第１及び第２の積分回路にそれぞれ入力さ
れ、比較回路が第１及び第２の積分回路の各出力信号の
大小を比較し、その比較結果を出力するようにしたの
で、温度や電源電位が変化しても第１の積分回路に対す
る第２の積分回路の特性は相対的に同一であり、比較回
路から分周回路の出力信号に対して常に９０度位相がず
れた矩形波が出力され、安定したデューティ５０％の出
力パルスが再生できる。第２の発明によれば、入力パル
スがデューティ補正部によりデューティを５０％にな
り、デューティ補正部の出力パルスに対して同一位相の
信号及び逆位相の信号が、時定数の揃った第１及び第２
の積分回路にそれぞれ入力され、比較回路が第１及び第
２の積分回路の各出力信号の大小を比較し、その比較結
果を出力するようにしたので、どのようなデューティの
入力パルスでも、周波数が入力パルスの２倍でデューテ
ィ５０％の出力パルスに再生できる。更に、温度や電源
電位が変化しても第１の積分回路に対する第２の積分回
路の特性は相対的に同一であり、安定したデューティ５
０％の逓倍回路として動作できる。
【図１】本発明の第１の実施例を示すデューティ補正回
路の回路図である。
路の回路図である。
【図２】従来のデューティ補正回路の回路図である。
【図３】図１のタイムチャートである。
【図４】本発明の第２の実施例を示すデューティ補正回
路の回路図である。
路の回路図である。
【図５】図４のタイムチャートである。
１０ デューティ補正回路 １２ 分周回路 １４，１６，２４，２６ 積分器（積分回路） １７，２７ 比較回路 １８，２８ Ｅ−ＯＲ回路（一致
／不一致検出手段）
／不一致検出手段）
Claims (2)
- 【請求項１】 入力パルスのデューティを５０％に補正
するデューティ補正回路において、 前記入力パルスの周波数を１／２に分周する分周回路
と、 前記分周回路の出力信号を積分する第１の積分回路と、 前記分周回路の出力信号を反転させた逆相信号を前記第
１の積分回路と同一の時定数で積分する第２の積分回路
と、 前記第１の積分回路の出力信号と前記第２の積分回路の
出力信号との大小を比較し、その比較結果を高レベル又
は低レベルで出力する比較回路と、 前記分周回路の出力信号と前記比較回路の出力信号との
一致期間及び不一致期間を検出し、該検出結果を高レベ
ル又は低レベルで出力する一致／不一致検出手段とを、 備えたことを特徴とするデューティ補正回路。 - 【請求項２】 入力パルスのデューティを５０％に補正
するデューティ補正部と、 前記デューティ補正部の出力信号を積分する第１の積分
回路と、 前記デューティ補正部の出力信号を反転させた逆相信号
を前記第１の積分回路と同一の時定数で積分する第２の
積分回路と、 前記第１の積分回路の出力信号と前記第２の積分回路の
出力信号との大小を比較し、その比較結果を高レベル又
は低レベルで出力する比較回路と、 前記デューティ補正部の出力信号と前記比較回路の出力
信号との一致期間及び不一致期間を検出し、該検出結果
を高レベル又は低レベルで出力する一致／不一致検出手
段とを、 備えたことを特徴とするデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25638594A JP3535899B2 (ja) | 1994-10-21 | 1994-10-21 | デューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25638594A JP3535899B2 (ja) | 1994-10-21 | 1994-10-21 | デューティ補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125508A true JPH08125508A (ja) | 1996-05-17 |
| JP3535899B2 JP3535899B2 (ja) | 2004-06-07 |
Family
ID=17291948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25638594A Expired - Fee Related JP3535899B2 (ja) | 1994-10-21 | 1994-10-21 | デューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535899B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067414A (ja) * | 2004-08-30 | 2006-03-09 | Kawasaki Microelectronics Kk | パルス幅補正回路 |
| JP2013255134A (ja) * | 2012-06-07 | 2013-12-19 | Fujitsu Ltd | デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法 |
| JP2023509925A (ja) * | 2020-10-28 | 2023-03-10 | チャンシン メモリー テクノロジーズ インコーポレイテッド | クロック発生回路、メモリ及びクロックデューティ比校正方法 |
-
1994
- 1994-10-21 JP JP25638594A patent/JP3535899B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067414A (ja) * | 2004-08-30 | 2006-03-09 | Kawasaki Microelectronics Kk | パルス幅補正回路 |
| JP2013255134A (ja) * | 2012-06-07 | 2013-12-19 | Fujitsu Ltd | デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法 |
| JP2023509925A (ja) * | 2020-10-28 | 2023-03-10 | チャンシン メモリー テクノロジーズ インコーポレイテッド | クロック発生回路、メモリ及びクロックデューティ比校正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3535899B2 (ja) | 2004-06-07 |
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