JP2000278100A - デューティ補償回路 - Google Patents

Abstract

(57)【要約】 【課題】 デューティサイクルを５０％にすることがで
きるデューティ補償回路を提供する。 【解決手段】 微分回路２は、入力端子１からの入力信
号をパルス信号へと変換する。可変遅延回路３は、当該
パルス信号を遅延させて遅延信号を出力する。ラッチ回
路４は、パルス信号の入力で立ち上がり、遅延信号の入
力で立ち下がるように出力信号を制御する。基準信号発
生回路６は、ラッチ回路４から出力信号を反転した相補
的信号と制御回路７からの制御信号とに基づいて基準信
号を出力する。制御回路７は、微分回路２からのパルス
信号と基準信号発生回路６からの基準信号とにより可変
遅延回路３において遅延させる遅延量を制御する制御信
号を可変遅延回路３と基準信号発生回路６に供給する。
従って、可変遅延回路３の遅延時間を周期の分だけ遅延
し、その半分の遅延時間から立ち上がりを生成するの
で、デューティサイクルを５０％にすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デューティ補償回
路に関し、特にコンピュータ等のデジタル回路用のクロ
ック信号を発生するクロック発生回路において用いられ
るデューティ補償回路に関する。

【０００２】

【従来の技術】従来のデューティ補償回路は、特にコン
ピュータ等におけるクロック信号を発生するためのクロ
ック発生回路にて用いられている。このような、クロッ
ク信号は、一般的に立ち上がりエッジを使用するが、近
年においては立ち下がりエッジも使用するため、立ち上
がりから立ち下がりまでの時間、または、立ち下がりか
ら次の立ち上がりまでの時間、すなわちデューティサイ
クルを５０％にすることが望まれている。

【０００３】例えば、特開平２−１１９４１０号公報に
開示される「高精度５０％デューティサイクル制御装
置」がある。この高精度５０％デューティサイクル制御
装置は、抵抗およびオペアンプを含むアナログ回路形式
により構成され、方形波信号の平均値を零ボルトに調整
することにより、高精度な５０％に調整されたデューテ
ィサイクルの方形波を出力可能にするものである。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例に示される高精度５０％デューティサイクル制御装
置は、アナログ回路により構成されるため、ノイズによ
る影響を受けやすいので、一旦調整したクロックを停止
して再度出力した際には、波形が安定するまでの間はク
ロック信号として使用することができないという問題が
ある。

【０００５】本発明の第１の目的は、デューティサイク
ルを５０％にすることのできるデューティ補償回路を提
供することにある。

【０００６】本発明の第２の目的は、調整したクロック
を停止することができ、再度動作させた直後の出力をク
ロック信号として使用することができるデューティ補償
回路を提供することにある。

【０００７】本発明の第３の目的は、デジタル回路構成
にすることでノイズに強いデューティ補償回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、入力信号を第１のパルス信
号に変換して出力する第１の微分回路と、第１のパルス
信号を遅延させて第１の遅延信号を出力する第１の可変
遅延回路と、第１のパルス信号と第１の遅延信号とに基
づいて第１の出力信号の立ち上げ及び立ち下げを制御す
る第１のラッチ回路と、第１のラッチ回路からの第１の
出力信号に対する第１の相補的信号と制御信号とに基づ
いて基準信号を発生する基準信号発生回路と、第１のパ
ルス信号と基準信号とに基づいて第１の可変遅延回路に
おける遅延量を制御する制御信号を出力する制御回路
と、を有して構成されることを特徴とする。

【０００９】請求項２記載の発明は、請求項１記載の発
明において、基準信号発生回路は、第１のラッチ回路か
らの第１の相補的信号を第２のパルス信号に変換して出
力する第２の微分回路と、第２のパルス信号を制御信号
により制御される遅延量に基づいて遅延させて第２の遅
延信号を出力する第２の可変遅延回路と、第２のパルス
信号と第２の遅延信号とに基づいて第２の出力信号の立
ち上げ及び立ち下げを制御する第２のラッチ回路とを有
し、基準信号は、第２の出力信号に対する第２の相補的
信号であることを特徴とする。

【００１０】請求項３記載の発明は、請求項２記載の発
明において、制御回路は、第１の微分回路からの第１の
パルス信号と第２のラッチ回路からの第２の相補的信号
との位相差に基づいて制御信号を出力するコンパレータ
であることを特徴とする。

【００１１】請求項４記載の発明は、請求項２または３
記載の発明において、第１のラッチ回路及び第２のラッ
チ回路は、ＮＡＮＤ形のＲＳラッチ回路であることを特
徴とする。

【００１２】請求項５記載の発明は、請求項２または３
記載の発明において、第１のラッチ回路及び第２のラッ
チ回路は、ＮＯＲ形のＲＳラッチ回路であることを特徴
とする。

【００１３】請求項６記載の発明は、入力信号を第１の
パルス信号に変換する第１の微分回路と、第１のパルス
信号を遅延させて第１の遅延信号を出力する第１の可変
遅延回路と、第１の微分回路からの第１のパルス信号と
第１の可変遅延回路からの第１の遅延パルス信号とに基
づいて出力信号の立ち上げ及び立ち下げを制御する第１
のラッチ回路と、第１のラッチ回路からの出力信号に対
する相補的信号を第２のパルス信号に変換する第２の微
分回路と、第２のパルス信号を所定の遅延量により遅延
させた第２の遅延信号を出力する第２の可変遅延回路
と、第２のパルス信号と第２の遅延信号とに基づいて出
力信号の立ち上げ及び立ち下げを制御する第２のラッチ
回路と、第１の微分回路からの第１のパルス信号と第２
のラッチ回路からの出力信号とに基づいて第１の可変遅
延回路及び第２の可変遅延回路により遅延される所定の
遅延量を制御する制御信号を出力する制御回路と、を有
して構成されることを特徴とする。

【００１４】請求項７記載の発明は、請求項６記載の発
明において、制御回路は、第１の微分回路からの第１の
パルス信号と第２のラッチ回路からの出力信号に対する
相補的信号との位相差に基づいて制御信号を出力するコ
ンパレータであることを特徴とする。

【００１５】請求項８記載の発明は、請求項６または７
記載の発明において、第１のラッチ回路及び第２のラッ
チ回路は、ＮＡＮＤ形のＲＳラッチ回路であることを特
徴とする。

【００１６】請求項９記載の発明は、請求項６または７
記載の発明において、第１のラッチ回路及び第２のラッ
チ回路は、ＮＯＲ形のＲＳラッチ回路であることを特徴
とする。

【００１７】

【発明の実施の形態】次に、添付図面を参照して本発明
の実施形態であるデューティ補償回路を詳細に説明す
る。図１から図５を参照すると、本発明によるデューテ
ィ補償回路の実施の形態が示されている。

【００１８】図１は、本発明の実施形態であるデューテ
ィ補償回路の構成を示すブロック図である。図１におい
て、本発明の実施形態であるデューティ補償回路は、入
力端子１と、微分回路２と、可変遅延回路３と、ラッチ
回路４と、出力端子５と、基準信号発生回路６と、制御
回路７と、により構成される。

【００１９】入力端子１は、微分回路２への入力信号を
供給するための入力端子である。微分回路２は、入力端
子１からの入力信号を細いパルス信号へと変換する。可
変遅延回路３は、微分回路２により変換されたパルス信
号を遅延させて遅延信号を出力する。ラッチ回路４は、
当該ラッチ回路４の出力信号が、微分回路２からのパル
ス信号の入力により立ち上がり、可変遅延回路３からの
遅延信号の入力により立ち下がるように制御する。出力
端子５は、ラッチ回路４により制御された出力信号を出
力する出力端子である。基準信号発生回路６は、ラッチ
回路４により立ち上がり及び立ち下がりを制御された出
力信号を反転した相補的信号と後述される制御回路７か
らの制御信号とに基づいて基準信号を発生して出力す
る。制御回路７は、微分回路２からのパルス信号と基準
信号発生回路６からの基準信号とに基づいて可変遅延回
路３において遅延させる遅延量を制御するための制御信
号を可変遅延回路３及び基準信号発生回路６に供給す
る。

【００２０】図２は、本発明の実施形態であるデューテ
ィ補償回路の詳細な構成を示す回路図である。

【００２１】図２において、微分回路２は、例えば、図
示されるようにインバータ２１とＡＮＤ回路２２により
構成され、入力端子１から供給された入力信号ａをイン
バータ２１にて極性を反転して出力するまでの時間差に
基づいて微分し、細いパルス信号ｂへと変換して可変遅
延回路３及びラッチ回路４のそれぞれに出力する。この
時間差は、インバータを奇数個接続することにより変更
可能である。

【００２２】可変遅延回路３は、微分回路２から出力さ
れたパルス信号ｂを後述の制御回路７から出力される制
御信号ｊにより制御される遅延量に基づいて遅延させて
遅延信号ｃをラッチ回路４に供給する。

【００２３】ラッチ回路４は、微分回路２から出力され
たパルス信号ｂが入力されたと同時に出力信号ｄを立ち
上げ、可変遅延回路３から出力された遅延信号ｃが入力
されたと同時に出力信号ｄを立ち下げるように制御する
ＮＡＮＤ形のＲ−Ｓフリップフロップ回路により形成さ
れる。出力端子５は、ラッチ回路４により立ち上げ及び
立ち下げを制御された出力信号ｄを出力するための出力
端子である。また、ラッチ回路４からは、出力信号ｄの
立ち上がり及び立ち下がりの切り替えタイミングが反転
した相補的信号ｅが出力され、基準信号発生回路６に供
給される。

【００２４】基準信号発生回路６は、微分回路６１と、
可変遅延回路６２と、ラッチ回路６３とを備えて構成さ
れる。微分回路６１は、上述される微分回路２と同様の
構成をとり、ラッチ回路４の出力信号ｄを反転した相補
的信号ｅが入力され、この相補的信号ｅをインバータに
て極性を反転して出力するまでの時間差に基づいて微分
し、細いパルス信号ｆへと変換して可変遅延回路６２及
びラッチ回路６３のそれぞれに出力する。

【００２５】可変遅延回路６２は、微分回路６から出力
されたパルス信号ｆを後述の制御回路７からの制御信号
ｊにより制御される遅延量に基づいて遅延させて遅延信
号ｇをラッチ回路８に供給する。

【００２６】ラッチ回路６３は、微分回路６１から出力
されたパルス信号ｆが入力されたと同時に出力される出
力信号ｈを立ち上げ、可変遅延回路６２から出力された
遅延信号ｇが入力されたと同時に出力信号ｈを立ち下げ
るように制御するＮＡＮＤ形のＲ−Ｓフリップフロップ
により構成される。

【００２７】制御回路７は、例えば、コンパレータ等に
より構成され、微分回路２から出力されるパルス信号ｂ
とラッチ回路６３からの出力信号ｈを反転した相補的信
号ｉが入力され、各々の位相差を検出し、当該検出され
た位相差に基づいてパルス信号ｂの立ち上がりと相補的
信号ｉの立ち上がりにおける位相差が無くなるように、
可変遅延回路３及び可変遅延回路６２において入力され
るパルス信号ｂ，ｆの遅延量を制御する制御信号ｊが可
変遅延回路３及び可変遅延回路６２に供給される。な
お、この制御回路７は、コンパレータに限られるもので
なく、例えば、デジタル処理により制御信号ｊを出力す
ることも可能である。

【００２８】本実施形態におけるラッチ回路４は、ＮＡ
ＮＤ形Ｒ−Ｓフリップフロップにより構成されることに
よりデジタルカウンタとして機能するものであり、回路
動作が一旦停止して再度動作させた場合においても、停
止している間の信号（Ｌ／Ｈ）を記憶しておくことがで
きるので、次に入力があった場合には記憶されている信
号を出力することができる。よって、再度動作させた際
の出力信号を直ぐにクロック信号として使用することが
できる。

【００２９】図３は、本発明の第１の実施形態であるデ
ューティ補償回路の動作例を示すタイミングチャートで
ある。図２及び図３を用いて、本発明の第１の実施形態
であるデューティ補償回路の動作例を詳細に説明する。

【００３０】図２及び図３において、入力端子１から供
給された入力信号ａは、微分回路２により微分され、パ
ルス幅Ｔ０のパルス信号ｂに変換される。微分回路２か
らのパルス信号ｂは、可変遅延器３に供給され、所定の
遅延時間Ｔｘまで遅延された遅延信号ｃを出力する。可
変遅延器３からの遅延信号ｃは、微分回路２からのパル
ス信号ｂと共にラッチ回路４に供給される。ラッチ回路
４からの出力信号ｄは、パルス信号ｂが立ち上がると立
ち上がり、遅延信号ｃの立ち上がりで立ち下がるように
制御された信号で、出力端子５から出力される。

【００３１】ラッチ回路４からの出力信号ｄを反転した
相補的信号ｅは、微分回路６１により微分され、パルス
幅Ｔ０のパルス信号ｆに変換される。微分回路６１から
のパルス信号ｆは可変遅延器６２に供給され、所定の遅
延時間Ｔｘまで遅延された遅延信号ｇを出力する。可変
遅延器６２からの遅延信号ｇは、微分回路６１からのパ
ルス信号ｆと共にラッチ回路６３に供給される。ラッチ
回路６３からの出力信号ｈは、パルス信号ｆが立ち上が
ると立ち上がり、遅延信号ｇの立ち上がりで立ち下がる
ように制御される。

【００３２】微分回路２からのパルス信号ｂとラッチ回
路６３からの出力信号ｈを反転した相補的信号ｉは制御
回路７に供給され、パルス信号ｂの立ち上がりと相補的
信号ｉの立ち上がりの位相差が無くなるように、可変遅
延回路３及び可変遅延回路６２における遅延量を制御す
る制御信号ｊを出力する。この制御信号ｊは、可変遅延
器３および可変遅延器６２にそれぞれ供給される。

【００３３】パルス信号ｂの立ち上がりと相補的信号ｉ
の立ち上がりとの位相差が無くなる場合の条件は、周期
Ｔが遅延時間Ｔｘの２倍に等しいときである。従って、
出力端子５から出力される信号ｄのパルス幅は、Ｔｘに
等しいのでＴｘ＝Ｔ／２となり、デューティサイクル５
０％の出力を得ることができる。

【００３４】図４は、本発明の第２の実施形態であるデ
ューティ補償回路の構成を示す回路図である。基本的な
構成は、図２に示される本発明の第１の実施形態の構成
と同様であるが、ラッチ回路の構成をＮＯＲ形のＲ−Ｓ
フリップフロップにより構成した点が異なる。

【００３５】上述される本発明の第１の実施形態におい
ては、ラッチ回路４及びラッチ回路６３をＮＡＮＤ形の
Ｒ−Ｓフリップフロップにより構成したが、ＮＯＲ形の
Ｒ−Ｓフリップフロップにより構成した場合において
も、同様の効果を得ることができる。

【００３６】図５は、本発明の第２の実施形態であるデ
ューティ補償回路の動作例を示すタイミングチャートで
ある。図４及び図５を用いて、本発明の第２の実施形態
であるデューティ補償回路の動作例を詳細に説明する。

【００３７】図４及び図５において、入力端子１から供
給された入力信号ａは、微分回路２により微分され、パ
ルス幅Ｔ０のパルス信号ｂに変換される。微分回路２か
らのパルス信号ｂは、可変遅延器３に供給され、所定の
遅延時間Ｔｘまで遅延された遅延信号ｃを出力する。こ
の時の遅延時間Ｔｘが、Ｔ０＜Ｔｘの場合、ラッチ回路
４においてパルス信号ｂと遅延信号ｃとにより制御（論
理和）されて出力信号ｋとなり、入力端子１からの入力
信号ａに対して周波数が２倍となり、逓倍の機能を有す
ることになる。

【００３８】なお、上述される実施形態は本発明の好適
な実施形態であり、本発明の要旨を逸脱しない範囲内に
おいて種々変形実施することが可能である。例えば、制
御回路７は、入力されるパルス信号ｂと相補的信号ｉと
の位相差に基づいて制御信号ｊを出力しているが、この
相補的信号ｉの替わりに、制御回路７において位相差を
比較する対象となる基準信号を出力する他の回路構成を
設けることも可能である。

【００３９】

【発明の効果】以上の説明より明らかなように、本発明
のデューティ補償回路によれば、制御回路から出力され
る制御信号に基づいて可変遅延回路における遅延時間を
周期の分だけ遅延し、その半分の遅延時間から立ち下が
りを生成しているのでデューティサイクルを５０％にす
ることができる。

【００４０】また、本発明のデューティ補償回路によれ
ば、デジタル回路構成であるので、クロックを停止し、
再度クロックを作動させた場合においても、デューティ
サイクルを５０％にすることができる。

【００４１】また、本発明のデューティ補償回路によれ
ば、デジタル回路により構成するので、ノイズに対して
強くすることができる。

【００４２】また、本発明のデューティ補償回路によれ
ば、微分回路、可変遅延回路及びラッチ回路を同じ構成
で２組設けていることにより、回路的に安定した出力を
得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態であるデューティ補償回路の
構成を示すブロック図である。

【図２】本発明の第１の実施形態であるデューティ補償
回路の詳細な構成を示す回路構成図である。

【図３】本発明の第１の実施形態であるデューティ補償
回路の動作例を示すタイミングチャートである。

【図４】本発明の第２の実施形態であるデューティ補償
回路の詳細な構成を示す回路構成図である。

【図５】本発明の第２の実施形態であるデューティ補償
回路の動作例を示すタイミングチャートである。

【符号の説明】

１ 入力端子 ２ 微分回路 ３ 可変遅延回路 ４ ラッチ回路 ５ 出力端子 ６ 基準信号発生回路 ７ 制御回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力信号を第１のパルス信号に変換して
   出力する第１の微分回路と、 前記第１のパルス信号を遅延させて第１の遅延信号を出
   力する第１の可変遅延回路と、 前記第１のパルス信号と前記第１の遅延信号とに基づい
   て第１の出力信号の立ち上げ及び立ち下げを制御する第
   １のラッチ回路と、 前記第１のラッチ回路からの前記第１の出力信号に対す
   る第１の相補的信号と制御信号とに基づいて基準信号を
   発生する基準信号発生回路と、 前記第１のパルス信号と前記基準信号とに基づいて前記
   第１の可変遅延回路における遅延量を制御する前記制御
   信号を出力する制御回路と、 を有して構成されることを特徴とするデューティ補償回
   路。
2. 【請求項２】 前記基準信号発生回路は、 前記第１のラッチ回路からの前記第１の相補的信号を第
   ２のパルス信号に変換して出力する第２の微分回路と、 前記第２のパルス信号を前記制御信号により制御される
   遅延量に基づいて遅延させて第２の遅延信号を出力する
   第２の可変遅延回路と、 前記第２のパルス信号と前記第２の遅延信号とに基づい
   て第２の出力信号の立ち上げ及び立ち下げを制御する第
   ２のラッチ回路とを有し、 前記基準信号は、前記第２の出力信号に対する第２の相
   補的信号であることを特徴とする請求項１記載のデュー
   ティ補償回路。
3. 【請求項３】 前記制御回路は、 前記第１の微分回路からの前記第１のパルス信号と前記
   第２のラッチ回路からの前記第２の相補的信号との位相
   差に基づいて前記制御信号を出力するコンパレータであ
   ることを特徴とする請求項３記載のデューティ補償回
   路。
4. 【請求項４】 前記第１のラッチ回路及び前記第２のラ
   ッチ回路は、ＮＡＮＤ形のＲＳラッチ回路であることを
   特徴とする請求項２または３記載のデューティ補償回
   路。
5. 【請求項５】 前記第１のラッチ回路及び前記第２のラ
   ッチ回路は、ＮＯＲ形のＲＳラッチ回路であることを特
   徴とする請求項２または３記載のデューティ補償回路。
6. 【請求項６】 入力信号を第１のパルス信号に変換する
   第１の微分回路と、 前記第１のパルス信号を遅延させて第１の遅延信号を出
   力する第１の可変遅延回路と、 前記第１の微分回路からの前記第１のパルス信号と前記
   第１の可変遅延回路からの前記第１の遅延パルス信号と
   に基づいて出力信号の立ち上げ及び立ち下げを制御する
   第１のラッチ回路と、 前記第１のラッチ回路からの出力信号に対する相補的信
   号を第２のパルス信号に変換する第２の微分回路と、 前記第２のパルス信号を所定の遅延量により遅延させた
   第２の遅延信号を出力する第２の可変遅延回路と、 前記第２のパルス信号と前記第２の遅延信号とに基づい
   て出力信号の立ち上げ及び立ち下げを制御する第２のラ
   ッチ回路と、 前記第１の微分回路からの前記第１のパルス信号と前記
   第２のラッチ回路からの出力信号とに基づいて前記第１
   の可変遅延回路及び前記第２の可変遅延回路により遅延
   される前記所定の遅延量を制御する制御信号を出力する
   制御回路と、 を有して構成されることを特徴とするデューティ補償回
   路。
7. 【請求項７】 前記制御回路は、 前記第１の微分回路からの前記第１のパルス信号と前記
   第２のラッチ回路からの出力信号に対する相補的信号と
   の位相差に基づいて前記制御信号を出力するコンパレー
   タであることを特徴とする請求項６記載のデューティ補
   償回路。
8. 【請求項８】 前記第１のラッチ回路及び前記第２のラ
   ッチ回路は、ＮＡＮＤ形のＲＳラッチ回路であることを
   特徴とする請求項６または７記載のデューティ補償回
   路。
9. 【請求項９】 前記第１のラッチ回路及び前記第２のラ
   ッチ回路は、ＮＯＲ形のＲＳラッチ回路であることを特
   徴とする請求項６または７記載のデューティ補償回路。