JP2000278100A - デューティ補償回路 - Google Patents
デューティ補償回路Info
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- JP2000278100A JP2000278100A JP11085662A JP8566299A JP2000278100A JP 2000278100 A JP2000278100 A JP 2000278100A JP 11085662 A JP11085662 A JP 11085662A JP 8566299 A JP8566299 A JP 8566299A JP 2000278100 A JP2000278100 A JP 2000278100A
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- signal
- circuit
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Abstract
(57)【要約】
【課題】 デューティサイクルを50%にすることがで
きるデューティ補償回路を提供する。 【解決手段】 微分回路2は、入力端子1からの入力信
号をパルス信号へと変換する。可変遅延回路3は、当該
パルス信号を遅延させて遅延信号を出力する。ラッチ回
路4は、パルス信号の入力で立ち上がり、遅延信号の入
力で立ち下がるように出力信号を制御する。基準信号発
生回路6は、ラッチ回路4から出力信号を反転した相補
的信号と制御回路7からの制御信号とに基づいて基準信
号を出力する。制御回路7は、微分回路2からのパルス
信号と基準信号発生回路6からの基準信号とにより可変
遅延回路3において遅延させる遅延量を制御する制御信
号を可変遅延回路3と基準信号発生回路6に供給する。
従って、可変遅延回路3の遅延時間を周期の分だけ遅延
し、その半分の遅延時間から立ち上がりを生成するの
で、デューティサイクルを50%にすることができる。
きるデューティ補償回路を提供する。 【解決手段】 微分回路2は、入力端子1からの入力信
号をパルス信号へと変換する。可変遅延回路3は、当該
パルス信号を遅延させて遅延信号を出力する。ラッチ回
路4は、パルス信号の入力で立ち上がり、遅延信号の入
力で立ち下がるように出力信号を制御する。基準信号発
生回路6は、ラッチ回路4から出力信号を反転した相補
的信号と制御回路7からの制御信号とに基づいて基準信
号を出力する。制御回路7は、微分回路2からのパルス
信号と基準信号発生回路6からの基準信号とにより可変
遅延回路3において遅延させる遅延量を制御する制御信
号を可変遅延回路3と基準信号発生回路6に供給する。
従って、可変遅延回路3の遅延時間を周期の分だけ遅延
し、その半分の遅延時間から立ち上がりを生成するの
で、デューティサイクルを50%にすることができる。
Description
【0001】
【発明の属する技術分野】本発明は、デューティ補償回
路に関し、特にコンピュータ等のデジタル回路用のクロ
ック信号を発生するクロック発生回路において用いられ
るデューティ補償回路に関する。
路に関し、特にコンピュータ等のデジタル回路用のクロ
ック信号を発生するクロック発生回路において用いられ
るデューティ補償回路に関する。
【0002】
【従来の技術】従来のデューティ補償回路は、特にコン
ピュータ等におけるクロック信号を発生するためのクロ
ック発生回路にて用いられている。このような、クロッ
ク信号は、一般的に立ち上がりエッジを使用するが、近
年においては立ち下がりエッジも使用するため、立ち上
がりから立ち下がりまでの時間、または、立ち下がりか
ら次の立ち上がりまでの時間、すなわちデューティサイ
クルを50%にすることが望まれている。
ピュータ等におけるクロック信号を発生するためのクロ
ック発生回路にて用いられている。このような、クロッ
ク信号は、一般的に立ち上がりエッジを使用するが、近
年においては立ち下がりエッジも使用するため、立ち上
がりから立ち下がりまでの時間、または、立ち下がりか
ら次の立ち上がりまでの時間、すなわちデューティサイ
クルを50%にすることが望まれている。
【0003】例えば、特開平2−119410号公報に
開示される「高精度50%デューティサイクル制御装
置」がある。この高精度50%デューティサイクル制御
装置は、抵抗およびオペアンプを含むアナログ回路形式
により構成され、方形波信号の平均値を零ボルトに調整
することにより、高精度な50%に調整されたデューテ
ィサイクルの方形波を出力可能にするものである。
開示される「高精度50%デューティサイクル制御装
置」がある。この高精度50%デューティサイクル制御
装置は、抵抗およびオペアンプを含むアナログ回路形式
により構成され、方形波信号の平均値を零ボルトに調整
することにより、高精度な50%に調整されたデューテ
ィサイクルの方形波を出力可能にするものである。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来例に示される高精度50%デューティサイクル制御装
置は、アナログ回路により構成されるため、ノイズによ
る影響を受けやすいので、一旦調整したクロックを停止
して再度出力した際には、波形が安定するまでの間はク
ロック信号として使用することができないという問題が
ある。
来例に示される高精度50%デューティサイクル制御装
置は、アナログ回路により構成されるため、ノイズによ
る影響を受けやすいので、一旦調整したクロックを停止
して再度出力した際には、波形が安定するまでの間はク
ロック信号として使用することができないという問題が
ある。
【0005】本発明の第1の目的は、デューティサイク
ルを50%にすることのできるデューティ補償回路を提
供することにある。
ルを50%にすることのできるデューティ補償回路を提
供することにある。
【0006】本発明の第2の目的は、調整したクロック
を停止することができ、再度動作させた直後の出力をク
ロック信号として使用することができるデューティ補償
回路を提供することにある。
を停止することができ、再度動作させた直後の出力をク
ロック信号として使用することができるデューティ補償
回路を提供することにある。
【0007】本発明の第3の目的は、デジタル回路構成
にすることでノイズに強いデューティ補償回路を提供す
ることを目的とする。
にすることでノイズに強いデューティ補償回路を提供す
ることを目的とする。
【0008】
【課題を解決するための手段】前記課題を解決するため
に、請求項1記載の発明は、入力信号を第1のパルス信
号に変換して出力する第1の微分回路と、第1のパルス
信号を遅延させて第1の遅延信号を出力する第1の可変
遅延回路と、第1のパルス信号と第1の遅延信号とに基
づいて第1の出力信号の立ち上げ及び立ち下げを制御す
る第1のラッチ回路と、第1のラッチ回路からの第1の
出力信号に対する第1の相補的信号と制御信号とに基づ
いて基準信号を発生する基準信号発生回路と、第1のパ
ルス信号と基準信号とに基づいて第1の可変遅延回路に
おける遅延量を制御する制御信号を出力する制御回路
と、を有して構成されることを特徴とする。
に、請求項1記載の発明は、入力信号を第1のパルス信
号に変換して出力する第1の微分回路と、第1のパルス
信号を遅延させて第1の遅延信号を出力する第1の可変
遅延回路と、第1のパルス信号と第1の遅延信号とに基
づいて第1の出力信号の立ち上げ及び立ち下げを制御す
る第1のラッチ回路と、第1のラッチ回路からの第1の
出力信号に対する第1の相補的信号と制御信号とに基づ
いて基準信号を発生する基準信号発生回路と、第1のパ
ルス信号と基準信号とに基づいて第1の可変遅延回路に
おける遅延量を制御する制御信号を出力する制御回路
と、を有して構成されることを特徴とする。
【0009】請求項2記載の発明は、請求項1記載の発
明において、基準信号発生回路は、第1のラッチ回路か
らの第1の相補的信号を第2のパルス信号に変換して出
力する第2の微分回路と、第2のパルス信号を制御信号
により制御される遅延量に基づいて遅延させて第2の遅
延信号を出力する第2の可変遅延回路と、第2のパルス
信号と第2の遅延信号とに基づいて第2の出力信号の立
ち上げ及び立ち下げを制御する第2のラッチ回路とを有
し、基準信号は、第2の出力信号に対する第2の相補的
信号であることを特徴とする。
明において、基準信号発生回路は、第1のラッチ回路か
らの第1の相補的信号を第2のパルス信号に変換して出
力する第2の微分回路と、第2のパルス信号を制御信号
により制御される遅延量に基づいて遅延させて第2の遅
延信号を出力する第2の可変遅延回路と、第2のパルス
信号と第2の遅延信号とに基づいて第2の出力信号の立
ち上げ及び立ち下げを制御する第2のラッチ回路とを有
し、基準信号は、第2の出力信号に対する第2の相補的
信号であることを特徴とする。
【0010】請求項3記載の発明は、請求項2記載の発
明において、制御回路は、第1の微分回路からの第1の
パルス信号と第2のラッチ回路からの第2の相補的信号
との位相差に基づいて制御信号を出力するコンパレータ
であることを特徴とする。
明において、制御回路は、第1の微分回路からの第1の
パルス信号と第2のラッチ回路からの第2の相補的信号
との位相差に基づいて制御信号を出力するコンパレータ
であることを特徴とする。
【0011】請求項4記載の発明は、請求項2または3
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NAND形のRSラッチ回路であることを特
徴とする。
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NAND形のRSラッチ回路であることを特
徴とする。
【0012】請求項5記載の発明は、請求項2または3
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NOR形のRSラッチ回路であることを特徴
とする。
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NOR形のRSラッチ回路であることを特徴
とする。
【0013】請求項6記載の発明は、入力信号を第1の
パルス信号に変換する第1の微分回路と、第1のパルス
信号を遅延させて第1の遅延信号を出力する第1の可変
遅延回路と、第1の微分回路からの第1のパルス信号と
第1の可変遅延回路からの第1の遅延パルス信号とに基
づいて出力信号の立ち上げ及び立ち下げを制御する第1
のラッチ回路と、第1のラッチ回路からの出力信号に対
する相補的信号を第2のパルス信号に変換する第2の微
分回路と、第2のパルス信号を所定の遅延量により遅延
させた第2の遅延信号を出力する第2の可変遅延回路
と、第2のパルス信号と第2の遅延信号とに基づいて出
力信号の立ち上げ及び立ち下げを制御する第2のラッチ
回路と、第1の微分回路からの第1のパルス信号と第2
のラッチ回路からの出力信号とに基づいて第1の可変遅
延回路及び第2の可変遅延回路により遅延される所定の
遅延量を制御する制御信号を出力する制御回路と、を有
して構成されることを特徴とする。
パルス信号に変換する第1の微分回路と、第1のパルス
信号を遅延させて第1の遅延信号を出力する第1の可変
遅延回路と、第1の微分回路からの第1のパルス信号と
第1の可変遅延回路からの第1の遅延パルス信号とに基
づいて出力信号の立ち上げ及び立ち下げを制御する第1
のラッチ回路と、第1のラッチ回路からの出力信号に対
する相補的信号を第2のパルス信号に変換する第2の微
分回路と、第2のパルス信号を所定の遅延量により遅延
させた第2の遅延信号を出力する第2の可変遅延回路
と、第2のパルス信号と第2の遅延信号とに基づいて出
力信号の立ち上げ及び立ち下げを制御する第2のラッチ
回路と、第1の微分回路からの第1のパルス信号と第2
のラッチ回路からの出力信号とに基づいて第1の可変遅
延回路及び第2の可変遅延回路により遅延される所定の
遅延量を制御する制御信号を出力する制御回路と、を有
して構成されることを特徴とする。
【0014】請求項7記載の発明は、請求項6記載の発
明において、制御回路は、第1の微分回路からの第1の
パルス信号と第2のラッチ回路からの出力信号に対する
相補的信号との位相差に基づいて制御信号を出力するコ
ンパレータであることを特徴とする。
明において、制御回路は、第1の微分回路からの第1の
パルス信号と第2のラッチ回路からの出力信号に対する
相補的信号との位相差に基づいて制御信号を出力するコ
ンパレータであることを特徴とする。
【0015】請求項8記載の発明は、請求項6または7
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NAND形のRSラッチ回路であることを特
徴とする。
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NAND形のRSラッチ回路であることを特
徴とする。
【0016】請求項9記載の発明は、請求項6または7
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NOR形のRSラッチ回路であることを特徴
とする。
記載の発明において、第1のラッチ回路及び第2のラッ
チ回路は、NOR形のRSラッチ回路であることを特徴
とする。
【0017】
【発明の実施の形態】次に、添付図面を参照して本発明
の実施形態であるデューティ補償回路を詳細に説明す
る。図1から図5を参照すると、本発明によるデューテ
ィ補償回路の実施の形態が示されている。
の実施形態であるデューティ補償回路を詳細に説明す
る。図1から図5を参照すると、本発明によるデューテ
ィ補償回路の実施の形態が示されている。
【0018】図1は、本発明の実施形態であるデューテ
ィ補償回路の構成を示すブロック図である。図1におい
て、本発明の実施形態であるデューティ補償回路は、入
力端子1と、微分回路2と、可変遅延回路3と、ラッチ
回路4と、出力端子5と、基準信号発生回路6と、制御
回路7と、により構成される。
ィ補償回路の構成を示すブロック図である。図1におい
て、本発明の実施形態であるデューティ補償回路は、入
力端子1と、微分回路2と、可変遅延回路3と、ラッチ
回路4と、出力端子5と、基準信号発生回路6と、制御
回路7と、により構成される。
【0019】入力端子1は、微分回路2への入力信号を
供給するための入力端子である。微分回路2は、入力端
子1からの入力信号を細いパルス信号へと変換する。可
変遅延回路3は、微分回路2により変換されたパルス信
号を遅延させて遅延信号を出力する。ラッチ回路4は、
当該ラッチ回路4の出力信号が、微分回路2からのパル
ス信号の入力により立ち上がり、可変遅延回路3からの
遅延信号の入力により立ち下がるように制御する。出力
端子5は、ラッチ回路4により制御された出力信号を出
力する出力端子である。基準信号発生回路6は、ラッチ
回路4により立ち上がり及び立ち下がりを制御された出
力信号を反転した相補的信号と後述される制御回路7か
らの制御信号とに基づいて基準信号を発生して出力す
る。制御回路7は、微分回路2からのパルス信号と基準
信号発生回路6からの基準信号とに基づいて可変遅延回
路3において遅延させる遅延量を制御するための制御信
号を可変遅延回路3及び基準信号発生回路6に供給す
る。
供給するための入力端子である。微分回路2は、入力端
子1からの入力信号を細いパルス信号へと変換する。可
変遅延回路3は、微分回路2により変換されたパルス信
号を遅延させて遅延信号を出力する。ラッチ回路4は、
当該ラッチ回路4の出力信号が、微分回路2からのパル
ス信号の入力により立ち上がり、可変遅延回路3からの
遅延信号の入力により立ち下がるように制御する。出力
端子5は、ラッチ回路4により制御された出力信号を出
力する出力端子である。基準信号発生回路6は、ラッチ
回路4により立ち上がり及び立ち下がりを制御された出
力信号を反転した相補的信号と後述される制御回路7か
らの制御信号とに基づいて基準信号を発生して出力す
る。制御回路7は、微分回路2からのパルス信号と基準
信号発生回路6からの基準信号とに基づいて可変遅延回
路3において遅延させる遅延量を制御するための制御信
号を可変遅延回路3及び基準信号発生回路6に供給す
る。
【0020】図2は、本発明の実施形態であるデューテ
ィ補償回路の詳細な構成を示す回路図である。
ィ補償回路の詳細な構成を示す回路図である。
【0021】図2において、微分回路2は、例えば、図
示されるようにインバータ21とAND回路22により
構成され、入力端子1から供給された入力信号aをイン
バータ21にて極性を反転して出力するまでの時間差に
基づいて微分し、細いパルス信号bへと変換して可変遅
延回路3及びラッチ回路4のそれぞれに出力する。この
時間差は、インバータを奇数個接続することにより変更
可能である。
示されるようにインバータ21とAND回路22により
構成され、入力端子1から供給された入力信号aをイン
バータ21にて極性を反転して出力するまでの時間差に
基づいて微分し、細いパルス信号bへと変換して可変遅
延回路3及びラッチ回路4のそれぞれに出力する。この
時間差は、インバータを奇数個接続することにより変更
可能である。
【0022】可変遅延回路3は、微分回路2から出力さ
れたパルス信号bを後述の制御回路7から出力される制
御信号jにより制御される遅延量に基づいて遅延させて
遅延信号cをラッチ回路4に供給する。
れたパルス信号bを後述の制御回路7から出力される制
御信号jにより制御される遅延量に基づいて遅延させて
遅延信号cをラッチ回路4に供給する。
【0023】ラッチ回路4は、微分回路2から出力され
たパルス信号bが入力されたと同時に出力信号dを立ち
上げ、可変遅延回路3から出力された遅延信号cが入力
されたと同時に出力信号dを立ち下げるように制御する
NAND形のR−Sフリップフロップ回路により形成さ
れる。出力端子5は、ラッチ回路4により立ち上げ及び
立ち下げを制御された出力信号dを出力するための出力
端子である。また、ラッチ回路4からは、出力信号dの
立ち上がり及び立ち下がりの切り替えタイミングが反転
した相補的信号eが出力され、基準信号発生回路6に供
給される。
たパルス信号bが入力されたと同時に出力信号dを立ち
上げ、可変遅延回路3から出力された遅延信号cが入力
されたと同時に出力信号dを立ち下げるように制御する
NAND形のR−Sフリップフロップ回路により形成さ
れる。出力端子5は、ラッチ回路4により立ち上げ及び
立ち下げを制御された出力信号dを出力するための出力
端子である。また、ラッチ回路4からは、出力信号dの
立ち上がり及び立ち下がりの切り替えタイミングが反転
した相補的信号eが出力され、基準信号発生回路6に供
給される。
【0024】基準信号発生回路6は、微分回路61と、
可変遅延回路62と、ラッチ回路63とを備えて構成さ
れる。微分回路61は、上述される微分回路2と同様の
構成をとり、ラッチ回路4の出力信号dを反転した相補
的信号eが入力され、この相補的信号eをインバータに
て極性を反転して出力するまでの時間差に基づいて微分
し、細いパルス信号fへと変換して可変遅延回路62及
びラッチ回路63のそれぞれに出力する。
可変遅延回路62と、ラッチ回路63とを備えて構成さ
れる。微分回路61は、上述される微分回路2と同様の
構成をとり、ラッチ回路4の出力信号dを反転した相補
的信号eが入力され、この相補的信号eをインバータに
て極性を反転して出力するまでの時間差に基づいて微分
し、細いパルス信号fへと変換して可変遅延回路62及
びラッチ回路63のそれぞれに出力する。
【0025】可変遅延回路62は、微分回路6から出力
されたパルス信号fを後述の制御回路7からの制御信号
jにより制御される遅延量に基づいて遅延させて遅延信
号gをラッチ回路8に供給する。
されたパルス信号fを後述の制御回路7からの制御信号
jにより制御される遅延量に基づいて遅延させて遅延信
号gをラッチ回路8に供給する。
【0026】ラッチ回路63は、微分回路61から出力
されたパルス信号fが入力されたと同時に出力される出
力信号hを立ち上げ、可変遅延回路62から出力された
遅延信号gが入力されたと同時に出力信号hを立ち下げ
るように制御するNAND形のR−Sフリップフロップ
により構成される。
されたパルス信号fが入力されたと同時に出力される出
力信号hを立ち上げ、可変遅延回路62から出力された
遅延信号gが入力されたと同時に出力信号hを立ち下げ
るように制御するNAND形のR−Sフリップフロップ
により構成される。
【0027】制御回路7は、例えば、コンパレータ等に
より構成され、微分回路2から出力されるパルス信号b
とラッチ回路63からの出力信号hを反転した相補的信
号iが入力され、各々の位相差を検出し、当該検出され
た位相差に基づいてパルス信号bの立ち上がりと相補的
信号iの立ち上がりにおける位相差が無くなるように、
可変遅延回路3及び可変遅延回路62において入力され
るパルス信号b,fの遅延量を制御する制御信号jが可
変遅延回路3及び可変遅延回路62に供給される。な
お、この制御回路7は、コンパレータに限られるもので
なく、例えば、デジタル処理により制御信号jを出力す
ることも可能である。
より構成され、微分回路2から出力されるパルス信号b
とラッチ回路63からの出力信号hを反転した相補的信
号iが入力され、各々の位相差を検出し、当該検出され
た位相差に基づいてパルス信号bの立ち上がりと相補的
信号iの立ち上がりにおける位相差が無くなるように、
可変遅延回路3及び可変遅延回路62において入力され
るパルス信号b,fの遅延量を制御する制御信号jが可
変遅延回路3及び可変遅延回路62に供給される。な
お、この制御回路7は、コンパレータに限られるもので
なく、例えば、デジタル処理により制御信号jを出力す
ることも可能である。
【0028】本実施形態におけるラッチ回路4は、NA
ND形R−Sフリップフロップにより構成されることに
よりデジタルカウンタとして機能するものであり、回路
動作が一旦停止して再度動作させた場合においても、停
止している間の信号(L/H)を記憶しておくことがで
きるので、次に入力があった場合には記憶されている信
号を出力することができる。よって、再度動作させた際
の出力信号を直ぐにクロック信号として使用することが
できる。
ND形R−Sフリップフロップにより構成されることに
よりデジタルカウンタとして機能するものであり、回路
動作が一旦停止して再度動作させた場合においても、停
止している間の信号(L/H)を記憶しておくことがで
きるので、次に入力があった場合には記憶されている信
号を出力することができる。よって、再度動作させた際
の出力信号を直ぐにクロック信号として使用することが
できる。
【0029】図3は、本発明の第1の実施形態であるデ
ューティ補償回路の動作例を示すタイミングチャートで
ある。図2及び図3を用いて、本発明の第1の実施形態
であるデューティ補償回路の動作例を詳細に説明する。
ューティ補償回路の動作例を示すタイミングチャートで
ある。図2及び図3を用いて、本発明の第1の実施形態
であるデューティ補償回路の動作例を詳細に説明する。
【0030】図2及び図3において、入力端子1から供
給された入力信号aは、微分回路2により微分され、パ
ルス幅T0のパルス信号bに変換される。微分回路2か
らのパルス信号bは、可変遅延器3に供給され、所定の
遅延時間Txまで遅延された遅延信号cを出力する。可
変遅延器3からの遅延信号cは、微分回路2からのパル
ス信号bと共にラッチ回路4に供給される。ラッチ回路
4からの出力信号dは、パルス信号bが立ち上がると立
ち上がり、遅延信号cの立ち上がりで立ち下がるように
制御された信号で、出力端子5から出力される。
給された入力信号aは、微分回路2により微分され、パ
ルス幅T0のパルス信号bに変換される。微分回路2か
らのパルス信号bは、可変遅延器3に供給され、所定の
遅延時間Txまで遅延された遅延信号cを出力する。可
変遅延器3からの遅延信号cは、微分回路2からのパル
ス信号bと共にラッチ回路4に供給される。ラッチ回路
4からの出力信号dは、パルス信号bが立ち上がると立
ち上がり、遅延信号cの立ち上がりで立ち下がるように
制御された信号で、出力端子5から出力される。
【0031】ラッチ回路4からの出力信号dを反転した
相補的信号eは、微分回路61により微分され、パルス
幅T0のパルス信号fに変換される。微分回路61から
のパルス信号fは可変遅延器62に供給され、所定の遅
延時間Txまで遅延された遅延信号gを出力する。可変
遅延器62からの遅延信号gは、微分回路61からのパ
ルス信号fと共にラッチ回路63に供給される。ラッチ
回路63からの出力信号hは、パルス信号fが立ち上が
ると立ち上がり、遅延信号gの立ち上がりで立ち下がる
ように制御される。
相補的信号eは、微分回路61により微分され、パルス
幅T0のパルス信号fに変換される。微分回路61から
のパルス信号fは可変遅延器62に供給され、所定の遅
延時間Txまで遅延された遅延信号gを出力する。可変
遅延器62からの遅延信号gは、微分回路61からのパ
ルス信号fと共にラッチ回路63に供給される。ラッチ
回路63からの出力信号hは、パルス信号fが立ち上が
ると立ち上がり、遅延信号gの立ち上がりで立ち下がる
ように制御される。
【0032】微分回路2からのパルス信号bとラッチ回
路63からの出力信号hを反転した相補的信号iは制御
回路7に供給され、パルス信号bの立ち上がりと相補的
信号iの立ち上がりの位相差が無くなるように、可変遅
延回路3及び可変遅延回路62における遅延量を制御す
る制御信号jを出力する。この制御信号jは、可変遅延
器3および可変遅延器62にそれぞれ供給される。
路63からの出力信号hを反転した相補的信号iは制御
回路7に供給され、パルス信号bの立ち上がりと相補的
信号iの立ち上がりの位相差が無くなるように、可変遅
延回路3及び可変遅延回路62における遅延量を制御す
る制御信号jを出力する。この制御信号jは、可変遅延
器3および可変遅延器62にそれぞれ供給される。
【0033】パルス信号bの立ち上がりと相補的信号i
の立ち上がりとの位相差が無くなる場合の条件は、周期
Tが遅延時間Txの2倍に等しいときである。従って、
出力端子5から出力される信号dのパルス幅は、Txに
等しいのでTx=T/2となり、デューティサイクル5
0%の出力を得ることができる。
の立ち上がりとの位相差が無くなる場合の条件は、周期
Tが遅延時間Txの2倍に等しいときである。従って、
出力端子5から出力される信号dのパルス幅は、Txに
等しいのでTx=T/2となり、デューティサイクル5
0%の出力を得ることができる。
【0034】図4は、本発明の第2の実施形態であるデ
ューティ補償回路の構成を示す回路図である。基本的な
構成は、図2に示される本発明の第1の実施形態の構成
と同様であるが、ラッチ回路の構成をNOR形のR−S
フリップフロップにより構成した点が異なる。
ューティ補償回路の構成を示す回路図である。基本的な
構成は、図2に示される本発明の第1の実施形態の構成
と同様であるが、ラッチ回路の構成をNOR形のR−S
フリップフロップにより構成した点が異なる。
【0035】上述される本発明の第1の実施形態におい
ては、ラッチ回路4及びラッチ回路63をNAND形の
R−Sフリップフロップにより構成したが、NOR形の
R−Sフリップフロップにより構成した場合において
も、同様の効果を得ることができる。
ては、ラッチ回路4及びラッチ回路63をNAND形の
R−Sフリップフロップにより構成したが、NOR形の
R−Sフリップフロップにより構成した場合において
も、同様の効果を得ることができる。
【0036】図5は、本発明の第2の実施形態であるデ
ューティ補償回路の動作例を示すタイミングチャートで
ある。図4及び図5を用いて、本発明の第2の実施形態
であるデューティ補償回路の動作例を詳細に説明する。
ューティ補償回路の動作例を示すタイミングチャートで
ある。図4及び図5を用いて、本発明の第2の実施形態
であるデューティ補償回路の動作例を詳細に説明する。
【0037】図4及び図5において、入力端子1から供
給された入力信号aは、微分回路2により微分され、パ
ルス幅T0のパルス信号bに変換される。微分回路2か
らのパルス信号bは、可変遅延器3に供給され、所定の
遅延時間Txまで遅延された遅延信号cを出力する。こ
の時の遅延時間Txが、T0<Txの場合、ラッチ回路
4においてパルス信号bと遅延信号cとにより制御(論
理和)されて出力信号kとなり、入力端子1からの入力
信号aに対して周波数が2倍となり、逓倍の機能を有す
ることになる。
給された入力信号aは、微分回路2により微分され、パ
ルス幅T0のパルス信号bに変換される。微分回路2か
らのパルス信号bは、可変遅延器3に供給され、所定の
遅延時間Txまで遅延された遅延信号cを出力する。こ
の時の遅延時間Txが、T0<Txの場合、ラッチ回路
4においてパルス信号bと遅延信号cとにより制御(論
理和)されて出力信号kとなり、入力端子1からの入力
信号aに対して周波数が2倍となり、逓倍の機能を有す
ることになる。
【0038】なお、上述される実施形態は本発明の好適
な実施形態であり、本発明の要旨を逸脱しない範囲内に
おいて種々変形実施することが可能である。例えば、制
御回路7は、入力されるパルス信号bと相補的信号iと
の位相差に基づいて制御信号jを出力しているが、この
相補的信号iの替わりに、制御回路7において位相差を
比較する対象となる基準信号を出力する他の回路構成を
設けることも可能である。
な実施形態であり、本発明の要旨を逸脱しない範囲内に
おいて種々変形実施することが可能である。例えば、制
御回路7は、入力されるパルス信号bと相補的信号iと
の位相差に基づいて制御信号jを出力しているが、この
相補的信号iの替わりに、制御回路7において位相差を
比較する対象となる基準信号を出力する他の回路構成を
設けることも可能である。
【0039】
【発明の効果】以上の説明より明らかなように、本発明
のデューティ補償回路によれば、制御回路から出力され
る制御信号に基づいて可変遅延回路における遅延時間を
周期の分だけ遅延し、その半分の遅延時間から立ち下が
りを生成しているのでデューティサイクルを50%にす
ることができる。
のデューティ補償回路によれば、制御回路から出力され
る制御信号に基づいて可変遅延回路における遅延時間を
周期の分だけ遅延し、その半分の遅延時間から立ち下が
りを生成しているのでデューティサイクルを50%にす
ることができる。
【0040】また、本発明のデューティ補償回路によれ
ば、デジタル回路構成であるので、クロックを停止し、
再度クロックを作動させた場合においても、デューティ
サイクルを50%にすることができる。
ば、デジタル回路構成であるので、クロックを停止し、
再度クロックを作動させた場合においても、デューティ
サイクルを50%にすることができる。
【0041】また、本発明のデューティ補償回路によれ
ば、デジタル回路により構成するので、ノイズに対して
強くすることができる。
ば、デジタル回路により構成するので、ノイズに対して
強くすることができる。
【0042】また、本発明のデューティ補償回路によれ
ば、微分回路、可変遅延回路及びラッチ回路を同じ構成
で2組設けていることにより、回路的に安定した出力を
得ることができる。
ば、微分回路、可変遅延回路及びラッチ回路を同じ構成
で2組設けていることにより、回路的に安定した出力を
得ることができる。
【図1】本発明の実施形態であるデューティ補償回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図2】本発明の第1の実施形態であるデューティ補償
回路の詳細な構成を示す回路構成図である。
回路の詳細な構成を示す回路構成図である。
【図3】本発明の第1の実施形態であるデューティ補償
回路の動作例を示すタイミングチャートである。
回路の動作例を示すタイミングチャートである。
【図4】本発明の第2の実施形態であるデューティ補償
回路の詳細な構成を示す回路構成図である。
回路の詳細な構成を示す回路構成図である。
【図5】本発明の第2の実施形態であるデューティ補償
回路の動作例を示すタイミングチャートである。
回路の動作例を示すタイミングチャートである。
1 入力端子 2 微分回路 3 可変遅延回路 4 ラッチ回路 5 出力端子 6 基準信号発生回路 7 制御回路
Claims (9)
- 【請求項1】 入力信号を第1のパルス信号に変換して
出力する第1の微分回路と、 前記第1のパルス信号を遅延させて第1の遅延信号を出
力する第1の可変遅延回路と、 前記第1のパルス信号と前記第1の遅延信号とに基づい
て第1の出力信号の立ち上げ及び立ち下げを制御する第
1のラッチ回路と、 前記第1のラッチ回路からの前記第1の出力信号に対す
る第1の相補的信号と制御信号とに基づいて基準信号を
発生する基準信号発生回路と、 前記第1のパルス信号と前記基準信号とに基づいて前記
第1の可変遅延回路における遅延量を制御する前記制御
信号を出力する制御回路と、 を有して構成されることを特徴とするデューティ補償回
路。 - 【請求項2】 前記基準信号発生回路は、 前記第1のラッチ回路からの前記第1の相補的信号を第
2のパルス信号に変換して出力する第2の微分回路と、 前記第2のパルス信号を前記制御信号により制御される
遅延量に基づいて遅延させて第2の遅延信号を出力する
第2の可変遅延回路と、 前記第2のパルス信号と前記第2の遅延信号とに基づい
て第2の出力信号の立ち上げ及び立ち下げを制御する第
2のラッチ回路とを有し、 前記基準信号は、前記第2の出力信号に対する第2の相
補的信号であることを特徴とする請求項1記載のデュー
ティ補償回路。 - 【請求項3】 前記制御回路は、 前記第1の微分回路からの前記第1のパルス信号と前記
第2のラッチ回路からの前記第2の相補的信号との位相
差に基づいて前記制御信号を出力するコンパレータであ
ることを特徴とする請求項3記載のデューティ補償回
路。 - 【請求項4】 前記第1のラッチ回路及び前記第2のラ
ッチ回路は、NAND形のRSラッチ回路であることを
特徴とする請求項2または3記載のデューティ補償回
路。 - 【請求項5】 前記第1のラッチ回路及び前記第2のラ
ッチ回路は、NOR形のRSラッチ回路であることを特
徴とする請求項2または3記載のデューティ補償回路。 - 【請求項6】 入力信号を第1のパルス信号に変換する
第1の微分回路と、 前記第1のパルス信号を遅延させて第1の遅延信号を出
力する第1の可変遅延回路と、 前記第1の微分回路からの前記第1のパルス信号と前記
第1の可変遅延回路からの前記第1の遅延パルス信号と
に基づいて出力信号の立ち上げ及び立ち下げを制御する
第1のラッチ回路と、 前記第1のラッチ回路からの出力信号に対する相補的信
号を第2のパルス信号に変換する第2の微分回路と、 前記第2のパルス信号を所定の遅延量により遅延させた
第2の遅延信号を出力する第2の可変遅延回路と、 前記第2のパルス信号と前記第2の遅延信号とに基づい
て出力信号の立ち上げ及び立ち下げを制御する第2のラ
ッチ回路と、 前記第1の微分回路からの前記第1のパルス信号と前記
第2のラッチ回路からの出力信号とに基づいて前記第1
の可変遅延回路及び前記第2の可変遅延回路により遅延
される前記所定の遅延量を制御する制御信号を出力する
制御回路と、 を有して構成されることを特徴とするデューティ補償回
路。 - 【請求項7】 前記制御回路は、 前記第1の微分回路からの前記第1のパルス信号と前記
第2のラッチ回路からの出力信号に対する相補的信号と
の位相差に基づいて前記制御信号を出力するコンパレー
タであることを特徴とする請求項6記載のデューティ補
償回路。 - 【請求項8】 前記第1のラッチ回路及び前記第2のラ
ッチ回路は、NAND形のRSラッチ回路であることを
特徴とする請求項6または7記載のデューティ補償回
路。 - 【請求項9】 前記第1のラッチ回路及び前記第2のラ
ッチ回路は、NOR形のRSラッチ回路であることを特
徴とする請求項6または7記載のデューティ補償回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11085662A JP2000278100A (ja) | 1999-03-29 | 1999-03-29 | デューティ補償回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11085662A JP2000278100A (ja) | 1999-03-29 | 1999-03-29 | デューティ補償回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000278100A true JP2000278100A (ja) | 2000-10-06 |
Family
ID=13865048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11085662A Pending JP2000278100A (ja) | 1999-03-29 | 1999-03-29 | デューティ補償回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000278100A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100918263B1 (ko) | 2008-11-04 | 2009-09-21 | 주식회사 파이칩스 | 듀티 사이클 보정장치 |
US9130548B2 (en) | 2011-12-01 | 2015-09-08 | International Business Machines Corporation | Pulse stretching circuit and method |
-
1999
- 1999-03-29 JP JP11085662A patent/JP2000278100A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100918263B1 (ko) | 2008-11-04 | 2009-09-21 | 주식회사 파이칩스 | 듀티 사이클 보정장치 |
US9130548B2 (en) | 2011-12-01 | 2015-09-08 | International Business Machines Corporation | Pulse stretching circuit and method |
US9287854B2 (en) | 2011-12-01 | 2016-03-15 | International Business Machines Corporation | Pulse stretching circuit and method |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021029 |