JPH11163697A - Ｐｗｍ回路 - Google Patents
Ｐｗｍ回路Info
- Publication number
- JPH11163697A JPH11163697A JP9330481A JP33048197A JPH11163697A JP H11163697 A JPH11163697 A JP H11163697A JP 9330481 A JP9330481 A JP 9330481A JP 33048197 A JP33048197 A JP 33048197A JP H11163697 A JPH11163697 A JP H11163697A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pwm
- down counter
- value
- pulse train
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 21
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 動作中にユーザがＰＷＭ値を調整したい場
合、ＭＰＵを介して処理を行なっており、回路のコスト
アップ、消費電力の増大の問題があった。 【解決手段】 基準パルス列１１１を出力する手段１０
１と、アップ／ダウンカウンタ１２４と、入力信号から
ＰＷＭの周期の自然数倍の周期でアップ／ダウンカウン
タへのトリガ信号を発生させる手段１２３と、アップ／
ダウンカウンタの出力値と基準パルス列とを比較する手
段１０３と、を含む。さらに、アップ／ダウンカウンタ
からの出力を保持する手段１２５を含む。さらにソフト
ウエアによりアップ／ダウンカウンタの値を設定する設
定手段１２１を含むとともに、アップ／ダウンカウンタ
へのトリガ信号による動作と、設定手段によるアップ／
ダウンカウンタへの非同期な設定とを調停する手段１２
２と、を含む。
合、ＭＰＵを介して処理を行なっており、回路のコスト
アップ、消費電力の増大の問題があった。 【解決手段】 基準パルス列１１１を出力する手段１０
１と、アップ／ダウンカウンタ１２４と、入力信号から
ＰＷＭの周期の自然数倍の周期でアップ／ダウンカウン
タへのトリガ信号を発生させる手段１２３と、アップ／
ダウンカウンタの出力値と基準パルス列とを比較する手
段１０３と、を含む。さらに、アップ／ダウンカウンタ
からの出力を保持する手段１２５を含む。さらにソフト
ウエアによりアップ／ダウンカウンタの値を設定する設
定手段１２１を含むとともに、アップ／ダウンカウンタ
へのトリガ信号による動作と、設定手段によるアップ／
ダウンカウンタへの非同期な設定とを調停する手段１２
２と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は基準パルス列と比較
用パルス列との論理演算により生成されるＰＷＭ（ Pul
se Width Modulation ：パルス幅変調）回路に関する。
用パルス列との論理演算により生成されるＰＷＭ（ Pul
se Width Modulation ：パルス幅変調）回路に関する。
【０００２】
【従来の技術】図３は従来のＰＷＭ生成回路の一例を示
すブロック図である。図３に示すように、従来のＰＷＭ
生成回路は基準パルス列１１１と、比較用パルス列３０
０を持ち、比較用パルス列の値を変更する手段を有す
る。基準パルス列１１１は基準パルス列生成回路１０１
から出力され、基準パルス列生成回路１０１のカウンタ
に入力されるＣＬＫ（基準クロック）１００に基づいて
生成される。一方、比較用パルス列３００は、比較用パ
ルス列生成回路３０１から出力される。比較用パルス列
生成回路３０１はＳ／Ｗ（ソフトウエア）手段による設
定値（専用メモリからの自動ダウンロードを含む）を記
録する為の機能の他、設定された値をＣＬＫ１００もし
くはＰＷＭの周期Ｔと同期化して比較用パルス列３００
を生成する。比較用パルス列３００と基準パルス列１１
１はコンパレータ１０３により比較され、ＰＷＭ出力回
路１０４によって出力される。
すブロック図である。図３に示すように、従来のＰＷＭ
生成回路は基準パルス列１１１と、比較用パルス列３０
０を持ち、比較用パルス列の値を変更する手段を有す
る。基準パルス列１１１は基準パルス列生成回路１０１
から出力され、基準パルス列生成回路１０１のカウンタ
に入力されるＣＬＫ（基準クロック）１００に基づいて
生成される。一方、比較用パルス列３００は、比較用パ
ルス列生成回路３０１から出力される。比較用パルス列
生成回路３０１はＳ／Ｗ（ソフトウエア）手段による設
定値（専用メモリからの自動ダウンロードを含む）を記
録する為の機能の他、設定された値をＣＬＫ１００もし
くはＰＷＭの周期Ｔと同期化して比較用パルス列３００
を生成する。比較用パルス列３００と基準パルス列１１
１はコンパレータ１０３により比較され、ＰＷＭ出力回
路１０４によって出力される。
【０００３】図３の構成をとるＰＷＭ生成回路におい
て、動作中にＰＷＭのパルス幅を変更する場合、Ｓ／Ｗ
により比較用パルス列３００の値を変更する。この例と
して特開昭６１−９９４１２号公報または、特開平６−
２１４５２３号公報が挙げられる。
て、動作中にＰＷＭのパルス幅を変更する場合、Ｓ／Ｗ
により比較用パルス列３００の値を変更する。この例と
して特開昭６１−９９４１２号公報または、特開平６−
２１４５２３号公報が挙げられる。
【０００４】特開昭６１−９９４１２号公報はＰＷＭ入
力信号の振幅を一定にし、キャリア信号の振幅を可変に
するＰＷＭ信号発生回路に関するものであり、キャリア
信号の振幅が所定の基準振幅の場合に、各キャリア周期
においてＰＷＭ入力信号がキャリア信号と交差するとき
のＰＷＭ入力信号のデータを予め記憶したメモリと、ク
ロック周波数がキャリア信号の基準振幅に対する比に比
例して可変に設定され、各キャリア周期の初めから設定
間だけカウントしたときに論理が反転して所望のＰＷＭ
信号を出力するカウンタと、各キャリア周期の初めにメ
モリからキャリア周期のデータを読出し、データあるい
はキャリア信号の振幅とデータの差をカウンタの設定値
として設定する手段とを有するものである。
力信号の振幅を一定にし、キャリア信号の振幅を可変に
するＰＷＭ信号発生回路に関するものであり、キャリア
信号の振幅が所定の基準振幅の場合に、各キャリア周期
においてＰＷＭ入力信号がキャリア信号と交差するとき
のＰＷＭ入力信号のデータを予め記憶したメモリと、ク
ロック周波数がキャリア信号の基準振幅に対する比に比
例して可変に設定され、各キャリア周期の初めから設定
間だけカウントしたときに論理が反転して所望のＰＷＭ
信号を出力するカウンタと、各キャリア周期の初めにメ
モリからキャリア周期のデータを読出し、データあるい
はキャリア信号の振幅とデータの差をカウンタの設定値
として設定する手段とを有するものである。
【０００５】また特開平６−２１４５２３号公報は、液
晶表示装置（ＬＣＤ）に用いられるコントラスト自動調
整装置に関するものであり、温度センサからの出力に基
づいて、この出力と液晶駆動電圧に対応するＰＷＭ値と
を対応づける特性テーブルを参照し、ＣＰＵがＰＷＭパ
ルスのハイレベル期間のカウント数を設定するととも
に、コントラストスイッチがエンコーダを介してＣＰＵ
に接続され、コントラストスイッチによって、ＣＰＵか
らのＰＷＭパルスのデューティ比を変えることが記載さ
れている。
晶表示装置（ＬＣＤ）に用いられるコントラスト自動調
整装置に関するものであり、温度センサからの出力に基
づいて、この出力と液晶駆動電圧に対応するＰＷＭ値と
を対応づける特性テーブルを参照し、ＣＰＵがＰＷＭパ
ルスのハイレベル期間のカウント数を設定するととも
に、コントラストスイッチがエンコーダを介してＣＰＵ
に接続され、コントラストスイッチによって、ＣＰＵか
らのＰＷＭパルスのデューティ比を変えることが記載さ
れている。
【０００６】
【発明が解決しようとする課題】従来のＰＷＭ回路にお
いて、動作中にユーザがＰＷＭ値を調整したい場合、何
らかのＭＰＵを介したＳ／Ｗによる制御が必要であっ
た。例えばＬＣＤコントラスト調整をＰＷＭを用いて行
う場合、ＰＷＭ値変更要因をＭＰＵが受付け、計算処理
した後、変更すべき値を比較用パルス列生成回路に設定
する。具体的には、前記従来のＳ／Ｗ介在方法を実現す
るためには、ＬＣＤを接続する計算機本体のＭＰＵを使
用して計算処理する手段か、あるいはＬＣＤコントラス
ト専用のＭＰＵを所持する手段が取られてきた。
いて、動作中にユーザがＰＷＭ値を調整したい場合、何
らかのＭＰＵを介したＳ／Ｗによる制御が必要であっ
た。例えばＬＣＤコントラスト調整をＰＷＭを用いて行
う場合、ＰＷＭ値変更要因をＭＰＵが受付け、計算処理
した後、変更すべき値を比較用パルス列生成回路に設定
する。具体的には、前記従来のＳ／Ｗ介在方法を実現す
るためには、ＬＣＤを接続する計算機本体のＭＰＵを使
用して計算処理する手段か、あるいはＬＣＤコントラス
ト専用のＭＰＵを所持する手段が取られてきた。
【０００７】前記ＬＣＤコントラスト調整専用ＭＰＵを
所持する場合には回路が複雑となり、かつコストアップ
をまねく。また、ＰＷＭ値の変更のために、前記計算機
本体のＭＰＵを使用する場合には、ユーザがＬＣＤコン
トラスト調整を行う度に計算機本体の処理時間を要し計
算機本体の性能に影響を与える。また一般に計算機本体
のＭＰＵは高周波数で動作しており、特にノートパソコ
ンの場合にはＭＰＵによる処理を介することはＭＰＵに
よらない手段を介する方式と比較し、多くの電力を消費
する。
所持する場合には回路が複雑となり、かつコストアップ
をまねく。また、ＰＷＭ値の変更のために、前記計算機
本体のＭＰＵを使用する場合には、ユーザがＬＣＤコン
トラスト調整を行う度に計算機本体の処理時間を要し計
算機本体の性能に影響を与える。また一般に計算機本体
のＭＰＵは高周波数で動作しており、特にノートパソコ
ンの場合にはＭＰＵによる処理を介することはＭＰＵに
よらない手段を介する方式と比較し、多くの電力を消費
する。
【０００８】（発明の目的）本発明の第１の目的は、基
準パルス列と比較用パルス列からなるＰＷＭ生成回路に
おいて、比較用パルス列の値を動作中に変更する場合
に、変更要因を処理する場合、ＭＰＵ処理を介さないＨ
／Ｗ（ハードウエア）自動変換を可能にすることであ
る。
準パルス列と比較用パルス列からなるＰＷＭ生成回路に
おいて、比較用パルス列の値を動作中に変更する場合
に、変更要因を処理する場合、ＭＰＵ処理を介さないＨ
／Ｗ（ハードウエア）自動変換を可能にすることであ
る。
【０００９】また、本発明の第２の目的は基準パルス列
と比較用パルス列からなるＰＷＭ生成回路において、比
較用パルス列の値を動作中に変更する場合に、ＰＷＭを
変更する場合、Ｓ／Ｗ（ソフトウエア）とＨ／Ｗ（ハー
ドウエア）自動変換の双方からの変更を可能にすること
である。
と比較用パルス列からなるＰＷＭ生成回路において、比
較用パルス列の値を動作中に変更する場合に、ＰＷＭを
変更する場合、Ｓ／Ｗ（ソフトウエア）とＨ／Ｗ（ハー
ドウエア）自動変換の双方からの変更を可能にすること
である。
【００１０】
【課題を解決するための手段】本発明の第１のＰＷＭ回
路は、基準パルス列を出力する手段と、アップ／ダウン
カウンタと、入力信号からＰＷＭの周期の自然数倍の周
期で該アップ／ダウンカウンタへのトリガ信号を発生さ
せる手段と、該アップ／ダウンカウンタの出力値と該基
準パルス列とを比較する手段と、を含むことを特徴とす
るものである。
路は、基準パルス列を出力する手段と、アップ／ダウン
カウンタと、入力信号からＰＷＭの周期の自然数倍の周
期で該アップ／ダウンカウンタへのトリガ信号を発生さ
せる手段と、該アップ／ダウンカウンタの出力値と該基
準パルス列とを比較する手段と、を含むことを特徴とす
るものである。
【００１１】また本発明の第２のＰＷＭ回路は、上記第
１のＰＷＭ回路において、前記アップ／ダウンカウンタ
からの出力を保持する手段を含むことを特徴とするもの
である。
１のＰＷＭ回路において、前記アップ／ダウンカウンタ
からの出力を保持する手段を含むことを特徴とするもの
である。
【００１２】また本発明の第３のＰＷＭ回路は、上記第
２のＰＷＭ回路において、ソフトウエアにより前記アッ
プ／ダウンカウンタの値を設定する設定手段を含むとと
もに、前記アップ／ダウンカウンタへのトリガ信号によ
る動作と、該設定手段による前記アップ／ダウンカウン
タへの非同期な設定とを調停する手段と、を含むことを
特徴とするものである。
２のＰＷＭ回路において、ソフトウエアにより前記アッ
プ／ダウンカウンタの値を設定する設定手段を含むとと
もに、前記アップ／ダウンカウンタへのトリガ信号によ
る動作と、該設定手段による前記アップ／ダウンカウン
タへの非同期な設定とを調停する手段と、を含むことを
特徴とするものである。
【００１３】以下、本発明について本発明の実施形態を
示す図１を用いて説明する。
示す図１を用いて説明する。
【００１４】本発明のＰＷＭ回路は、基準パルス列１１
１を出力する基準パルス列生成回路１０１、比較用パル
ス列１１２を出力する比較用パルス列生成回路１０２を
備えており、比較用パルス列生成回路１０２は、ＰＷＭ
値を変更する２種類（Ｓ／ＷとＨ／Ｗ）の要因を受付可
能な、１組のアップ／ダウン（ＵＰ／ＤＯＷＮ）カウン
タ１２４とその周辺回路から構成されている。
１を出力する基準パルス列生成回路１０１、比較用パル
ス列１１２を出力する比較用パルス列生成回路１０２を
備えており、比較用パルス列生成回路１０２は、ＰＷＭ
値を変更する２種類（Ｓ／ＷとＨ／Ｗ）の要因を受付可
能な、１組のアップ／ダウン（ＵＰ／ＤＯＷＮ）カウン
タ１２４とその周辺回路から構成されている。
【００１５】また、前記比較用パルス列生成回路１０２
に対する前記Ｈ／Ｗ要因はＭＰＵによる処理を介するこ
となく、ＰＷＭの１周期のＮ（自然数：ユーザが設定す
る）倍毎（以後ＰＷＭの１周期をｔとし、ＴはＴ＝ｔ×
Ｎを満たすものとする）にＰＷＭ値を変更する為の手段
である、入力信号変換回路１２３、ＵＰ／ＤＯＷＮカウ
ンタ１２４、カウンタ出力保持回路１２５を有する。
に対する前記Ｈ／Ｗ要因はＭＰＵによる処理を介するこ
となく、ＰＷＭの１周期のＮ（自然数：ユーザが設定す
る）倍毎（以後ＰＷＭの１周期をｔとし、ＴはＴ＝ｔ×
Ｎを満たすものとする）にＰＷＭ値を変更する為の手段
である、入力信号変換回路１２３、ＵＰ／ＤＯＷＮカウ
ンタ１２４、カウンタ出力保持回路１２５を有する。
【００１６】さらに動作中に前記２種類の要因が同一時
刻（Ｔ）の間に重複した場合、前記Ｓ／Ｗ要因を優先し
ＰＷＭの出力値を変更するための調停手段である、カウ
ンタ調停回路１２２を有する。
刻（Ｔ）の間に重複した場合、前記Ｓ／Ｗ要因を優先し
ＰＷＭの出力値を変更するための調停手段である、カウ
ンタ調停回路１２２を有する。
【００１７】（作用）図１で示される本発明の一実施形
態の回路において、ＰＷＭ値を変更する要因のＨ／Ｗ信
号は、入力信号変換回路１２３内部で変換され、ＵＰ／
ＤＯＷＮカウンタ１２４と連動し、ＵＰ／ＤＯＷＮカウ
ンタ１２４の値をカウントアップ／カウントダウンす
る。以上の処理はＭＰＵによる処理を介さないでＰＷＭ
値の変更を実現できる。その結果、ＭＰＵを介す処理と
比較し消費電力を低く押さえ、かつ、ＭＰＵ資源を使用
しないため、ＰＷＭ生成回路を有する計算機において本
体性能に影響を与えることなくＰＷＭ値をなめらかに変
更することが可能である。
態の回路において、ＰＷＭ値を変更する要因のＨ／Ｗ信
号は、入力信号変換回路１２３内部で変換され、ＵＰ／
ＤＯＷＮカウンタ１２４と連動し、ＵＰ／ＤＯＷＮカウ
ンタ１２４の値をカウントアップ／カウントダウンす
る。以上の処理はＭＰＵによる処理を介さないでＰＷＭ
値の変更を実現できる。その結果、ＭＰＵを介す処理と
比較し消費電力を低く押さえ、かつ、ＭＰＵ資源を使用
しないため、ＰＷＭ生成回路を有する計算機において本
体性能に影響を与えることなくＰＷＭ値をなめらかに変
更することが可能である。
【００１８】また、本発明において、Ｓ／Ｗ設定受付回
路（Ｓ／Ｗによる処理、すなわちＭＰＵ処理によって設
定される値を記憶する回路）１２１とカウンタ調停回路
１２２が連動して入力信号変換回路１２３とＵＰ／ＤＯ
ＷＮカウンタ１２４とカウンタ保持回路１２５を制御す
ることにより、回路規模を小さくしたまま、１出力のＰ
ＷＭ回路を２種の変更要因（Ｓ／Ｗ及びＨ／Ｗによる変
更要因）に対して受付可能とする。
路（Ｓ／Ｗによる処理、すなわちＭＰＵ処理によって設
定される値を記憶する回路）１２１とカウンタ調停回路
１２２が連動して入力信号変換回路１２３とＵＰ／ＤＯ
ＷＮカウンタ１２４とカウンタ保持回路１２５を制御す
ることにより、回路規模を小さくしたまま、１出力のＰ
ＷＭ回路を２種の変更要因（Ｓ／Ｗ及びＨ／Ｗによる変
更要因）に対して受付可能とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態の構成
と動作について図１を用いて説明する。図１において、
１０２が比較用パルス列生成回路であり、この比較用パ
ルス列生成回路１０２から生成される比較用パルス列１
１２と基準パルス列生成回路１０１から生成される基準
用パルス列１１１をコンパレータ１０３により比較し、
ＰＷＭ出力回路１０４にて結果を出力する。この他、不
図示の周辺回路を有している。
と動作について図１を用いて説明する。図１において、
１０２が比較用パルス列生成回路であり、この比較用パ
ルス列生成回路１０２から生成される比較用パルス列１
１２と基準パルス列生成回路１０１から生成される基準
用パルス列１１１をコンパレータ１０３により比較し、
ＰＷＭ出力回路１０４にて結果を出力する。この他、不
図示の周辺回路を有している。
【００２０】図１の回路を含む計算機を起動する時、Ｕ
Ｐ／ＤＯＷＮカウンタ１２４に初期値をＳ／ＷによりＳ
／Ｗ設定受付回路１２１に設定した後、ＰＷＭ値を変更
するＨ／Ｗ要因を受付け、１組のＵＰ／ＤＯＷＮカウン
タ１２４にカウントアップ／ダウンの基になる信号を生
成する制御回路が入力信号変換回路１２３であり、比較
用パルス列生成回路１０２の出力する比較用パルス列１
１２は、その値の変化を、基準パルス列生成回路１０１
より生成されるＰＷＭの１周期ｔのＮ（自然数）倍の周
期Ｔ（Ｔ＝ｔ×Ｎ）で更新されるものとする。具体的に
はＳ／Ｗ設定受付回路１２１と入力信号変換回路１２３
とＵＰ／ＤＯＷＮカウンタ１２４の内部において比較用
パルス列１１２がＴで同期化した信号となる為の手段を
設ける。この時ＴとＰＷＭ値との関係において以下に示
す２種類の方式（（ａ）、（ｂ））がある。
Ｐ／ＤＯＷＮカウンタ１２４に初期値をＳ／ＷによりＳ
／Ｗ設定受付回路１２１に設定した後、ＰＷＭ値を変更
するＨ／Ｗ要因を受付け、１組のＵＰ／ＤＯＷＮカウン
タ１２４にカウントアップ／ダウンの基になる信号を生
成する制御回路が入力信号変換回路１２３であり、比較
用パルス列生成回路１０２の出力する比較用パルス列１
１２は、その値の変化を、基準パルス列生成回路１０１
より生成されるＰＷＭの１周期ｔのＮ（自然数）倍の周
期Ｔ（Ｔ＝ｔ×Ｎ）で更新されるものとする。具体的に
はＳ／Ｗ設定受付回路１２１と入力信号変換回路１２３
とＵＰ／ＤＯＷＮカウンタ１２４の内部において比較用
パルス列１１２がＴで同期化した信号となる為の手段を
設ける。この時ＴとＰＷＭ値との関係において以下に示
す２種類の方式（（ａ）、（ｂ））がある。
【００２１】まず（ａ）の方式は、Ｔ単位について、比
較用パルス列１１２の値を１ｂｉｔ毎に変化させＰＷＭ
値を変更する場合である。入力信号変換回路１２３に入
力される、ＰＷＭ値を変更する為のＨ／Ｗ要因をＴ単位
で処理し、ＵＰ／ＤＯＷＮカウンタ１２４にカウントア
ップ／カウントダウンの為の要因を伝え、ＵＰ／ＤＯＷ
Ｎカウンタ１２４もＴ単位で更新する。
較用パルス列１１２の値を１ｂｉｔ毎に変化させＰＷＭ
値を変更する場合である。入力信号変換回路１２３に入
力される、ＰＷＭ値を変更する為のＨ／Ｗ要因をＴ単位
で処理し、ＵＰ／ＤＯＷＮカウンタ１２４にカウントア
ップ／カウントダウンの為の要因を伝え、ＵＰ／ＤＯＷ
Ｎカウンタ１２４もＴ単位で更新する。
【００２２】また（ｂ）の方式は、単位時間Ｔに対して
ＰＷＭ変更の要因を全て受け付ける場合である。入力信
号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４はＴ
で同期化せず、ＵＰ／ＤＯＷＮカウンタ１２４の出力信
号列１１７とカウンタ保持回路１２５をＴで同期化す
る。
ＰＷＭ変更の要因を全て受け付ける場合である。入力信
号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４はＴ
で同期化せず、ＵＰ／ＤＯＷＮカウンタ１２４の出力信
号列１１７とカウンタ保持回路１２５をＴで同期化す
る。
【００２３】上記の図１に示す実施形態ではＵＰ／ＤＯ
ＷＮカウンタ１２４を１組所持する。この１組のＵＰ／
ＤＯＷＮカウンタ１２４の出力値の変更要因は２種類あ
り、一つはＨ／Ｗ要因であり、もう一つはＳ／Ｗ処理に
よって設定される要因である。 ただし、全く同一時刻
に２種類の要因が重複した場合、どちらかの要因に対し
て優先度付を行わなければならない。本発明はＳ／Ｗを
介さないＰＷＭのＨ／Ｗ自動変換による、Ｓ／Ｗ処理す
なわちＭＰＵの負担軽減が目的の一つであるため、通常
はＳ／Ｗによる出力ＰＷＭの変更は必要ない。従ってＳ
／Ｗからの変換要因は強い要因と定義し、同一時刻にお
いて前記２種類の要因が重複した場合、Ｓ／Ｗ要因を優
先させる手段をとる。
ＷＮカウンタ１２４を１組所持する。この１組のＵＰ／
ＤＯＷＮカウンタ１２４の出力値の変更要因は２種類あ
り、一つはＨ／Ｗ要因であり、もう一つはＳ／Ｗ処理に
よって設定される要因である。 ただし、全く同一時刻
に２種類の要因が重複した場合、どちらかの要因に対し
て優先度付を行わなければならない。本発明はＳ／Ｗを
介さないＰＷＭのＨ／Ｗ自動変換による、Ｓ／Ｗ処理す
なわちＭＰＵの負担軽減が目的の一つであるため、通常
はＳ／Ｗによる出力ＰＷＭの変更は必要ない。従ってＳ
／Ｗからの変換要因は強い要因と定義し、同一時刻にお
いて前記２種類の要因が重複した場合、Ｓ／Ｗ要因を優
先させる手段をとる。
【００２４】動作中にＳ／Ｗ設定受付回路１２１に対し
てＳ／Ｗから新しい値が設定された場合、入力信号変換
回路１２３からＵＰ／ＤＯＷＮカウンタ１２４への変換
をマスクするための制御を行う為の回路が、カウンタ調
停回路１２２である。
てＳ／Ｗから新しい値が設定された場合、入力信号変換
回路１２３からＵＰ／ＤＯＷＮカウンタ１２４への変換
をマスクするための制御を行う為の回路が、カウンタ調
停回路１２２である。
【００２５】カウンタ調停回路１２２は、Ｓ／Ｗ設定受
付回路の値が更新された時点から、入力信号変換回路１
２３からＵＰ／ＤＯＷＮカウンタ１２４に対するＨ／Ｗ
自動変換をマスクする。そして、Ｓ／Ｗ設定受付回路１
２１に設定された値とＵＰ／ＤＯＷＮカウンタ１２４の
出力値が等しくなるように処理する。ＵＰ／ＤＯＷＮカ
ウンタ１２４の出力値は、カウンタ保持回路１２５に接
続するが、カウンタ保持回路１２５をｔで同期化するこ
とによって、出力されるＰＷＭの１周期の波形を乱すこ
となく、入力信号変換回路１２３をＨ／Ｗ変換してＰＷ
Ｍ出力に反映させている途中に、Ｓ／Ｗの設定をＰＷＭ
の出力値に反映させることが可能となる。
付回路の値が更新された時点から、入力信号変換回路１
２３からＵＰ／ＤＯＷＮカウンタ１２４に対するＨ／Ｗ
自動変換をマスクする。そして、Ｓ／Ｗ設定受付回路１
２１に設定された値とＵＰ／ＤＯＷＮカウンタ１２４の
出力値が等しくなるように処理する。ＵＰ／ＤＯＷＮカ
ウンタ１２４の出力値は、カウンタ保持回路１２５に接
続するが、カウンタ保持回路１２５をｔで同期化するこ
とによって、出力されるＰＷＭの１周期の波形を乱すこ
となく、入力信号変換回路１２３をＨ／Ｗ変換してＰＷ
Ｍ出力に反映させている途中に、Ｓ／Ｗの設定をＰＷＭ
の出力値に反映させることが可能となる。
【００２６】
【実施例】次に、本発明をノートパソコンのＬＣＤコン
トラスト調整をＰＷＭを用いて制御する際に実施した例
を図１と図２を用いて説明する。図１は上述した（ｂ）
の方式を用いた場合の例、図２は上述した（ａ）の方式
を用いた場合の例であり、図２では図１のカウンタ調停
回路１２２とカウンタ出力保持回路１２５とその周辺が
組み込まれていない。
トラスト調整をＰＷＭを用いて制御する際に実施した例
を図１と図２を用いて説明する。図１は上述した（ｂ）
の方式を用いた場合の例、図２は上述した（ａ）の方式
を用いた場合の例であり、図２では図１のカウンタ調停
回路１２２とカウンタ出力保持回路１２５とその周辺が
組み込まれていない。
【００２７】以下、図１を用いて説明する。図１の基準
パルス列１１１と比較用パルス列１１２は８ｂｉｔを用
いた。基準パルス列生成回路１０１はＰＷＭ基本ＣＬＫ
（クロック）１００の２分周を入力ＣＬＫとする８ｂｉ
ｔカウンタの出力値を基準パルス列１１１とし、ＰＷＭ
出力回路１０４はフリップフロップ（以下ＦＦと記す）
とその周辺回路からなり、ＦＦ入力ＣＬＫはＣＬＫ１０
０とし、入力データはコンパレータ１０３の結果を入力
する。よって、基準パルス列１１１と出力されるＰＷＭ
の間にはＣＬＫ１００の１周期の時間だけシフトされ
る。比較用パルス列１１２はＵＰ／ＤＯＷＮカウンタ１
２４からカウンタ保持回路１２５を経由して出力され、
前述した（ｂ）の方式に対応する。
パルス列１１１と比較用パルス列１１２は８ｂｉｔを用
いた。基準パルス列生成回路１０１はＰＷＭ基本ＣＬＫ
（クロック）１００の２分周を入力ＣＬＫとする８ｂｉ
ｔカウンタの出力値を基準パルス列１１１とし、ＰＷＭ
出力回路１０４はフリップフロップ（以下ＦＦと記す）
とその周辺回路からなり、ＦＦ入力ＣＬＫはＣＬＫ１０
０とし、入力データはコンパレータ１０３の結果を入力
する。よって、基準パルス列１１１と出力されるＰＷＭ
の間にはＣＬＫ１００の１周期の時間だけシフトされ
る。比較用パルス列１１２はＵＰ／ＤＯＷＮカウンタ１
２４からカウンタ保持回路１２５を経由して出力され、
前述した（ｂ）の方式に対応する。
【００２８】本実施例では入力信号変換回路に入力され
てくるＨ／Ｗ信号の変化時間とｔとの関係からＴ＝ｔと
し、上述した発明の実施の形態の（ａ）の方式では、比
較用パルス列１１２はＴ単位で１ｂｉｔ変化し、その結
果、ＰＷＭ出力回路１０４から出力されるＰＷＭはＴ単
位に１／２５６パルス幅、変化する。
てくるＨ／Ｗ信号の変化時間とｔとの関係からＴ＝ｔと
し、上述した発明の実施の形態の（ａ）の方式では、比
較用パルス列１１２はＴ単位で１ｂｉｔ変化し、その結
果、ＰＷＭ出力回路１０４から出力されるＰＷＭはＴ単
位に１／２５６パルス幅、変化する。
【００２９】ノートパソコン（以下ＮＴと記す）に電源
を入れて起動する時、Ｓ／Ｗ設定受付回路１２１とカウ
ンタ調停回路１２２に対して初期値をＳ／Ｗにより設定
する。カウンタ調停回路１２２に設定された値がＵＰ／
ＤＯＷＮカウンタ１２４とカウンタ出力保持回路１２５
に反映された後、１Ｔ時間後、ＰＷＭ出力回路１０４の
ＦＦの出力を有効として用いる。
を入れて起動する時、Ｓ／Ｗ設定受付回路１２１とカウ
ンタ調停回路１２２に対して初期値をＳ／Ｗにより設定
する。カウンタ調停回路１２２に設定された値がＵＰ／
ＤＯＷＮカウンタ１２４とカウンタ出力保持回路１２５
に反映された後、１Ｔ時間後、ＰＷＭ出力回路１０４の
ＦＦの出力を有効として用いる。
【００３０】入力信号変換回路１２３に入力されたＰＷ
Ｍ値を変更する要因のＨ／Ｗ信号は、Ｔ単位でＵＰ／Ｄ
ＯＷＮカウンタ１２４をカウントアップするか、もしく
はカウントダウンする信号に変換される。
Ｍ値を変更する要因のＨ／Ｗ信号は、Ｔ単位でＵＰ／Ｄ
ＯＷＮカウンタ１２４をカウントアップするか、もしく
はカウントダウンする信号に変換される。
【００３１】本発明によるＰＷＭ回路を組み込んだノー
トパソコンを使用する場合、ＬＣＤコントラスト調整は
通常、初期値をＳ／Ｗ設定受付回路１２１に設定した
後、さらにユーザがＬＣＤコントラスト調整をする時
は、ユーザの操作によるＨ／Ｗ信号（例えば、ＬＣＤコ
ントラスト調整ヴォリュームからのＨ／Ｗ信号、もしく
はＦｎキー押しによるＫＢＣからの信号によるＨ／Ｗ信
号）は入力信号変換回路１２３に入力された後、図１で
示す回路によって、Ｓ／Ｗ（ＣＰＵによる処理）を介さ
ないでＰＷＭ信号の値を変化させることでＬＣＤコント
ラスト調整を行うことが可能である。
トパソコンを使用する場合、ＬＣＤコントラスト調整は
通常、初期値をＳ／Ｗ設定受付回路１２１に設定した
後、さらにユーザがＬＣＤコントラスト調整をする時
は、ユーザの操作によるＨ／Ｗ信号（例えば、ＬＣＤコ
ントラスト調整ヴォリュームからのＨ／Ｗ信号、もしく
はＦｎキー押しによるＫＢＣからの信号によるＨ／Ｗ信
号）は入力信号変換回路１２３に入力された後、図１で
示す回路によって、Ｓ／Ｗ（ＣＰＵによる処理）を介さ
ないでＰＷＭ信号の値を変化させることでＬＣＤコント
ラスト調整を行うことが可能である。
【００３２】次に、動作中にＳ／Ｗ設定受付回路１２１
にＳ／Ｗが設定する時が生じた場合の処理について説明
する。ＣＬＫ１００のＣＬＫの１周期をｕとする。Ｓ／
Ｗ設定受付回路１２１に新しい値が設定された時刻をｘ
とした時、 ｕ＜ｎ×Ｔ−ｘ（ｎは自然数） ・・・（１） が満たせる場合、カウンタ調停回路１２２は次の処理を
行う。まず入力信号変換回路１２３からのＵＰ／ＤＯＷ
Ｎカウンタ１２４のカウントアップ／ダウンをマスクす
る。同時に時刻ｎＴに間に合うようにカウンタ出力保持
回路１２５とＵＰ／ＤＯＷＮカウンタ１２４にＳ／Ｗ設
定受付回路１２１の値を反映させる。その結果、時刻ｘ
にＳ／Ｗ設定受付回路１２１に設定された値は、時刻ｎ
Ｔにおいてカウンタ出力保持回路１２５に反映し、時刻
（ｎＴ＋ｕ）からのＰＷＭ値に反映される。次に、 ｕ＞ｎ×Ｔ−ｘ（ｎは自然数） ・・・（２） の場合は、時刻（ｎＴ＋ｕ）のＰＷＭに用いられる比較
用パルス列１１２は入力信号変換回路１２３で生成され
た値が反映され、時刻（（ｎ＋１）Ｔ＋ｕ）からＳ／Ｗ
設定受付回路１２１に設定された値が出力ＰＷＭに反映
される。時刻（ｎＴ＋ｕ）〜（（ｎ＋１）Ｔ＋ｕ）まで
の間は、ＰＷＭ波形に影響を与えないようカウンタ出力
保持回路１２５に対して、時刻（ｎＴ）の値が保持され
る。そして、Ｓ／Ｗ設定受付回路１２１に設定された値
を、時刻（（ｎ＋１）Ｔ＋ｕ）からのＰＷＭに反映させ
る。以上の処理を行うのがカウンタ調停回路１２２であ
る。よって動作中にＳ／ＷによりＳ／Ｗ設定受付回路１
２１に新しい値を設定後、入力信号変換回路１２３に入
力されるＨ／Ｗ信号をＰＷＭに反映させることは、少な
くとも時刻（ｘ）から（２Ｔ）時間後である。
にＳ／Ｗが設定する時が生じた場合の処理について説明
する。ＣＬＫ１００のＣＬＫの１周期をｕとする。Ｓ／
Ｗ設定受付回路１２１に新しい値が設定された時刻をｘ
とした時、 ｕ＜ｎ×Ｔ−ｘ（ｎは自然数） ・・・（１） が満たせる場合、カウンタ調停回路１２２は次の処理を
行う。まず入力信号変換回路１２３からのＵＰ／ＤＯＷ
Ｎカウンタ１２４のカウントアップ／ダウンをマスクす
る。同時に時刻ｎＴに間に合うようにカウンタ出力保持
回路１２５とＵＰ／ＤＯＷＮカウンタ１２４にＳ／Ｗ設
定受付回路１２１の値を反映させる。その結果、時刻ｘ
にＳ／Ｗ設定受付回路１２１に設定された値は、時刻ｎ
Ｔにおいてカウンタ出力保持回路１２５に反映し、時刻
（ｎＴ＋ｕ）からのＰＷＭ値に反映される。次に、 ｕ＞ｎ×Ｔ−ｘ（ｎは自然数） ・・・（２） の場合は、時刻（ｎＴ＋ｕ）のＰＷＭに用いられる比較
用パルス列１１２は入力信号変換回路１２３で生成され
た値が反映され、時刻（（ｎ＋１）Ｔ＋ｕ）からＳ／Ｗ
設定受付回路１２１に設定された値が出力ＰＷＭに反映
される。時刻（ｎＴ＋ｕ）〜（（ｎ＋１）Ｔ＋ｕ）まで
の間は、ＰＷＭ波形に影響を与えないようカウンタ出力
保持回路１２５に対して、時刻（ｎＴ）の値が保持され
る。そして、Ｓ／Ｗ設定受付回路１２１に設定された値
を、時刻（（ｎ＋１）Ｔ＋ｕ）からのＰＷＭに反映させ
る。以上の処理を行うのがカウンタ調停回路１２２であ
る。よって動作中にＳ／ＷによりＳ／Ｗ設定受付回路１
２１に新しい値を設定後、入力信号変換回路１２３に入
力されるＨ／Ｗ信号をＰＷＭに反映させることは、少な
くとも時刻（ｘ）から（２Ｔ）時間後である。
【００３３】
【発明の効果】本発明の第１の効果は、ＭＰＵによる処
理を介さないＰＷＭ値の変更を実現できるためＭＰＵを
介す処理と比較し消費電力を低く押さえることが可能で
あることである。
理を介さないＰＷＭ値の変更を実現できるためＭＰＵを
介す処理と比較し消費電力を低く押さえることが可能で
あることである。
【００３４】また本発明の第２の効果は、ＭＰＵ資源を
使用しないため、ＰＷＭ生成回路を有する計算機におい
て本体性能に影響を与えることなくＰＷＭ値をなめらか
に変更することが可能であることである。
使用しないため、ＰＷＭ生成回路を有する計算機におい
て本体性能に影響を与えることなくＰＷＭ値をなめらか
に変更することが可能であることである。
【００３５】また本発明の第３の効果は、回路規模を小
さくしたまま、１出力のＰＷＭ回路を２種類以上の変更
要因を受付可能であることである。
さくしたまま、１出力のＰＷＭ回路を２種類以上の変更
要因を受付可能であることである。
【図１】本発明の一実施形態及び一実施例を示すＰＷＭ
回路の構成図である。
回路の構成図である。
【図２】本発明の他の実施例のＰＷＭ回路の構成図であ
る。
る。
【図３】従来の一例を示すＰＷＭ回路の構成図である。
１００ 基準パルス列生成回路の基準ＣＬＫ １０１ 基準パルス列生成回路 １０２ 比較用パルス列生成回路 １０３ コンパレータ １０４ ＰＷＭ出力回路 １１１ 基準パルス列 １１２ 比較用パルス列 １２１ Ｓ／Ｗ設定受付回路 １２２ カウンタ調停回路 １２３ 入力信号変換回路 １２４ ＵＰ／ＤＯＷＮカウンタ １２５ カウンタ出力保持回路 ３００ 比較用パルス列 ３０１ 比較用パルス列生成回路
Claims (3)
- 【請求項１】 基準パルス列を出力する手段と、アップ
／ダウンカウンタと、入力信号からＰＷＭの周期の自然
数倍の周期で該アップ／ダウンカウンタへのトリガ信号
を発生させる手段と、該アップ／ダウンカウンタの出力
値と該基準パルス列とを比較する手段と、を含むことを
特徴とするＰＷＭ回路。 - 【請求項２】 前記アップ／ダウンカウンタからの出力
を保持する手段を含むことを特徴とする請求項１に記載
のＰＷＭ回路。 - 【請求項３】 ソフトウエアにより前記アップ／ダウン
カウンタの値を設定する設定手段を含むとともに、前記
アップ／ダウンカウンタへのトリガ信号による動作と、
該設定手段による前記アップ／ダウンカウンタへの非同
期な設定とを調停する手段と、を含むことを特徴とする
請求項２に記載のＰＷＭ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9330481A JPH11163697A (ja) | 1997-12-01 | 1997-12-01 | Ｐｗｍ回路 |
| US09/201,969 US6526094B1 (en) | 1997-12-01 | 1998-12-01 | PWM Circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9330481A JPH11163697A (ja) | 1997-12-01 | 1997-12-01 | Ｐｗｍ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002313192A Division JP3622746B2 (ja) | 2002-10-28 | 2002-10-28 | Ｐｗｍ回路の比較用パルス列生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163697A true JPH11163697A (ja) | 1999-06-18 |
Family
ID=18233114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9330481A Pending JPH11163697A (ja) | 1997-12-01 | 1997-12-01 | Ｐｗｍ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6526094B1 (ja) |
| JP (1) | JPH11163697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040017032A (ko) * | 2002-08-20 | 2004-02-26 | 주식회사 엘리아테크 | 펄스 폭 변조 구동회로 |
| JP2006126780A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Sdi Co Ltd | データ駆動部，平板表示装置およびデータ変換方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266077B1 (en) * | 2004-01-28 | 2007-09-04 | Analog Devices, Inc. | Serial digital communication system and method |
| CN101202019B (zh) * | 2006-12-13 | 2010-09-29 | 中华映管股份有限公司 | 影像数据显示方法及其电路配置结构 |
| CN104242880B (zh) * | 2014-09-15 | 2017-02-15 | 小米科技有限责任公司 | 信号生成方法及装置、电子设备 |
| US11595027B2 (en) | 2021-03-01 | 2023-02-28 | Nxp Usa, Inc. | High frequency pulse width modulation shaping |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0096164B1 (en) * | 1982-06-15 | 1987-08-26 | Kabushiki Kaisha Toshiba | Pulse-width modulation circuit |
| JPS6199412A (ja) | 1984-10-20 | 1986-05-17 | Yaskawa Electric Mfg Co Ltd | Ｐｗｍ信号発生回路 |
| US4870499A (en) * | 1985-08-29 | 1989-09-26 | Canon Kabushiki Kaisha | Image processing apparatus |
| JPS6260306A (ja) | 1985-09-10 | 1987-03-17 | Toshiba Corp | Ｐｗｍドライブ回路 |
| US5115395A (en) | 1987-03-13 | 1992-05-19 | Borg-Warner Automotive, Inc. | Pulse width modulation technique |
| JP3048811B2 (ja) | 1992-11-27 | 2000-06-05 | 三洋電機株式会社 | コントラスト自動調整装置 |
| JPH07177038A (ja) | 1993-12-17 | 1995-07-14 | Kawasaki Steel Corp | 可変分周器 |
| US5485487A (en) * | 1994-02-25 | 1996-01-16 | Motorola, Inc. | Reconfigurable counter and pulse width modulator (PWM) using same |
| JPH07264052A (ja) | 1994-03-25 | 1995-10-13 | Kawasaki Steel Corp | 可変分周器 |
| GB9608819D0 (en) * | 1996-04-30 | 1996-07-03 | Switched Reluctance Drives Ltd | Demodulator for a pulse width modulated signal |
-
1997
- 1997-12-01 JP JP9330481A patent/JPH11163697A/ja active Pending
-
1998
- 1998-12-01 US US09/201,969 patent/US6526094B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040017032A (ko) * | 2002-08-20 | 2004-02-26 | 주식회사 엘리아테크 | 펄스 폭 변조 구동회로 |
| JP2006126780A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Sdi Co Ltd | データ駆動部，平板表示装置およびデータ変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6526094B1 (en) | 2003-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| JP2001320280A (ja) | 並列−直列変換回路 | |
| JP3995142B2 (ja) | 半導体集積回路 | |
| JPWO2009116398A1 (ja) | クロック信号分周回路および方法 | |
| JPH11163697A (ja) | Ｐｗｍ回路 | |
| US6675249B2 (en) | Information processing equipment and information processing system | |
| JPH10276083A (ja) | 偶数奇数分周回路 | |
| JP3144312B2 (ja) | クロック周期調節方法とその装置 | |
| JP3622746B2 (ja) | Ｐｗｍ回路の比較用パルス列生成回路 | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| JPH05216558A (ja) | タイマ回路 | |
| JP3878264B2 (ja) | ディジタル／アナログ変換器のインタフェース装置 | |
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| KR950002296B1 (ko) | 펄스폭 변조(pwm)방식의 모터 제어시스템의 제어된 pwm신호 발생장치 | |
| US20030002589A1 (en) | Serial communication circuit and serial transmitting and receiving system | |
| JP2655509B2 (ja) | シリアル／パラレル変換回路 | |
| JP2002300035A (ja) | Ａ／ｄインタフェース回路 | |
| JPH06273489A (ja) | デジタル・パターン発生器 | |
| JP3001544B1 (ja) | パルス同期化回路 | |
| JPH07129272A (ja) | クロック速度制御回路 | |
| JP2000278100A (ja) | デューティ補償回路 | |
| JPH10261953A (ja) | 奇数分周クロック発生回路 | |
| JP2002351571A (ja) | クロック供給停止回路 | |
| JPH04160818A (ja) | 分周装置 | |
| JP2002229667A (ja) | クロック生成回路およびデータ処理システム |