JP3144312B2 - クロック周期調節方法とその装置 - Google Patents

クロック周期調節方法とその装置

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JP3144312B2 JP22630096A JP22630096A JP3144312B2 JP 3144312 B2 JP3144312 B2 JP 3144312B2 JP 22630096 A JP22630096 A JP 22630096A JP 22630096 A JP22630096 A JP 22630096A JP 3144312 B2 JP3144312 B2 JP 3144312B2
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  • Electric Clocks (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、第1のクロックの
数をカウントして生成される第2のクロックのクロック
周期調節方法とその装置に関し、特に外部端子付きIC
カードの接続装置のデータ転送用のクロック周期調節方
法とその装置に関する。
【0002】
【従来の技術】外部端子付きICカードとは、クレジッ
トカードなどとほぼ同じ形状のカードで、内部に集積回
路(IC)を持ち、カード表面の金属の端子を通じて外
部との転送可能なカードの総称で、一般にスマートカー
ド等と呼ばれる。このカードには、メモリ、マイクロコ
ンピュータ、その他様々な制御回路等が内蔵され、用途
は多岐にわたる。例えば、メモリのみを内蔵する外部端
子付きICカードは、他の装置の補助的な、取り外しの
容易な記憶装置として使用され、マイクロコンピュータ
を内蔵する外部端子付きICカードは、外部装置のマス
ターとして、あるいは外部装置とは独立に動作し、必要
に応じて外部装置と転送する装置として使用される。
【0003】1つの外部端子付きICカードと、外部装
置としての他の外部端子付きICカードとのインターフ
ェース、または書き込み読み出し用の接続装置との間で
は、伝送プロトコルが国際標準化機構と国際電気標準会
議の標準、ISO/IEC7816−3(及びJIS
X 6304)で規定されるシリアル伝送によってデー
タの授受が行なわれる。
【0004】以下この「外部端子付きICカード−電気
信号及び伝送プロトコル」の規定について説明する。
【0005】外部端子付きICカードには、外部からク
ロックが供給される外部クロックICカードと、内部に
クロックを有し、外部からのクロック供給を必要としな
い内部クロックICカードとの2種類がある。外部端子
付きICカードと接続装置との間のデータ転送の速度
は、データ1ビットの転送に要する単位時間を要素時間
単位(etu )で表すと、内部クロックICカードの初期
応答時の転送速度、すなわち1etu は、1/9600
秒、外部クロックICカードの初期応答時の1etuは、
外部から供給されるカード用クロックの周期の372倍
と規定されている。また、初期応答では、1キャラクタ
は、1ビットのスタートビットとそれに続く8ビットの
データビット及びパリティ1ビット、さらに最低2ビッ
トの保護期間とによって構成されなければならない。
【0006】また、接続装置は、この保護期間内にパリ
ティの検査を行い、その検査結果を保護期間の始まりか
ら0.5etu 経過後の時点から最小1etu 最大2etu の
期間に外部端子付きICカードに対して出力する必要が
ある。1キャラクタの長さは、最短12etu であるが、
データの送受信を正確に行なうために、接続装置は、デ
ータの第1ビットをスタートビットの先端から(1.5
±0.2)etu の範囲内に、データの第2ビットをスタ
ートビットの先端から(2.5±0.2)etuの範囲内
に、以下各データビットごとに1etu ずつ増加して、デ
ータの第8ビットをスタートビットの先端から(8.5
±0.2)etu の範囲内に、パリティビットをスタート
ビットの先端から(9.5±0.2)etu の範囲内に、
それぞれサンプリングしなければならない。また、外部
端子付きICカードは、接続装置からの検査結果がエラ
ーの場合は、直ちにそのキャラクタを再送しなければな
らない。
【0007】初期応答では、最少7キャラクタから最多
33キャラクタまでの送受信が行なわれ、外部端子付き
ICカードは、接続装置に対してこれらの送受信データ
により、初期応答以降のデータ転送モード、転送速度、
外部クロックICカードの場合の転送速度の周期とカー
ド用クロック周期との比、その他様々なパラメータを指
定することができる。
【0008】初期応答に続くデータの送受信は、特に外
部クロックICの場合は、データ転送のクロック周期と
カード用クロック周期との83通りの比が許されてい
る。従って、接続装置は、ISO/IEC7816−3
に準拠している外部端子付きICカードの全てとデータ
の送受信を行なうためには、カード用クロックとして8
3通りの転送速度のクロックを全て生成できなければな
らない。
【0009】この83通りの可能なデータ転送のクロッ
ク周期とカードの動作用クロック周期の比を表1に示
す。なお、転送速度の周期とカード用クロック周期の比
とは、(1etu )/(カード用クロックの1周期)の値
である。
【0010】
【表1】
【0011】従来は、特定の用途の外部端子つきICカ
ードに対してそれに対応した専用の接続装置が提供され
るのが一般であった。例えば、金融機関の自動支払用の
外部端子つきICカードと接続装置との組み合せや、接
続装置としての移動電話とそのIDカードとしての外部
端子付きICカードとの組み合せ等があった。これらの
場合、使用する外部端子付きICカードは、通常、接続
装置の機能に合わせて提供されるので、接続装置が上述
の83通り全ての転送速度の周期とカード用クロック周
期の比に対応する必要はなかった。
【0012】しかし、外部端子付きICカードの利用範
囲の拡大に伴って、例えばパーソナルコンピュータの周
辺機器の1つとして利用されるような場合など、存在す
るICカードのどのような場合にもデータ授受可能な汎
用的な接続装置が要求されるようになった。
【0013】このような要求に対して、汎用的な接続装
置を実現するため、図1に示すような、ユニバーサル
非同期レシーバ/トランスミッタ(UART)を利用す
る方法が特開平5−227147号公報により開示され
た。
【0014】図11は、特開平5−227147号公報
によって開示されたUART102を利用して外部端子
付きICカード50とのデータ転送を実現するためのブ
ロック図で、中央処理ユニット(CPU)などの制御装
置106と、ホストバス107と、UART102に供
給する動作クロック105を源クロック103から生成
するクロック生成回路101と、源クロック103から
カード用クロック104を生成するプログラマブル分周
器100と、外部端子つきICカード50との間の接続
を示すもので、制御装置106は、ホストバス107を
介してプログラマブル分周器100とクロック生成回路
101とに対して適当な設定を行なったのち、UART
102を通じて外部端子つきICカード50とのデータ
転送を行なう。
【0015】この装置の動作を制御装置106から外部
端子付きICカード50に対してデータを書き込む場合
について説明する。
【0016】制御装置106は、ホストバス107を通
じて1バイト(8ビット)のパラレルの転送データ10
9をUART102に書き込み、UART102が書き
込まれた1バイトのデータをシリアル変換してシリアル
の転送データ108を外部端子付きICカード50に送
出する。
【0017】外部端子付きICカード50からデータを
読み出す場合は、UART102が外部端子付きICカ
ード50から受信したシリアルの転送データ108をパ
ラレル変換して転送データ109とし、ホストバス10
7を介して送出し、制御装置106がこのパラレルの転
送データ109を読み込む。
【0018】先に示したデータ転送のクロック周期とカ
ード用クロック周期の比の表の中で、分子に3または5
の素因数をもつものはプログラマブル分周器100で必
要な分周を実行し、分母に3,5または31の素因数を
もつものは、プログラマブル分周器101aまたはプロ
グラマブル分周器101dで必要な分周を行なう。ただ
し、UART102に関しては、UART動作用クロッ
ク105の周波数がシリアルの転送データ108のデー
タレートの周波数の16倍、または16の整数倍でなけ
ればならないと仕様上定められている。つまり、転送速
度は、UART102の基本入力クロックの16分の1
かそれ以下となるので、UARTの動作クロック生成回
路101は、内部に位相周波数比較器101bと、電圧
制御発振器(VCO)101cと、1/4分周器101
eとで構成される4逓倍の逓倍器を設けることにより、
転送速度の低下を防止しようとしている。
【0019】以下、図11のシステムにより、所望のデ
ータ転送のクロック周期とカード用クロック周期の比を
求める方法を例をあげて説明する。
【0020】例えば、データ転送のクロック周期とカー
ド用クロック周期の比を18.6、すなわち、3x31
÷5を実現しようとする場合は、制御装置106からホ
ストバス107を通じて、プログラマブル分周器100
に対して分周比20、すなわち22×5を設定し、プロ
グラマブル分周器101aに対して分周比93、すなわ
ち3×31を設定し、プログラマブル分周器101dに
対して分周比1を設定すれば、UARTの動作用クロッ
ク105には、基本クロック103の3×31÷22
周されたクロックが出力される。1ビットの転送所要時
間、すなわち、1etu は、動作用クロック105の周期
の少なくとも16倍されたものとなるので、3×31÷
2×16=3×31×22倍の長さになる。従って、デ
ータ転送のクロック周期とカード用クロック周期の比と
して、(3×31×22)÷(22×5)、すなわち、3
×31÷5=18.6が得られる。
【0021】
【発明が解決しようとする課題】上述のように、汎用的
な接続装置を実現することは可能ではあるが、そのため
に必要な高速の基本クロックを得ることが難しく、しか
も消費電力及び外部に対する電磁波障害の増大という問
題点がある。
【0022】すなわち、UARTは、仕様上、動作クロ
ックとして転送速度の16倍乃至はそれ以上の周波数が
要求される。そのため、例えば、外部クロックのICカ
ードの初期応答以降のデータ転送のクロック周期とカー
ド用クロック周期の比が11.625(=3×31÷2
3)の場合は、この比を実現するための転送速度が、カ
ード用クロックの周波数を1として、その23÷(3×
31)倍となる。従って、UARTに供給する動作クロ
ックをその16倍の27÷(3×31)=128/93
の周期としなければならない。ところが、上述の従来技
術のような4逓倍の位相同期ループ(PLL)を内蔵し
ている回路では、22÷(3×31)より大きい周波数
のクロックを生成することができないので、カード用ク
ロックを25分周、すなわち、32分周して生成しなけ
ればならない。つまり、基本クロックは、最低でもカー
ド用クロックの32倍の周波数を持たねばならないこと
になるので、例えば、5MHzのクロックで動作する外部
端子付きICカードと転送を行なうためには、最低でも
160MHzの基本クロックが必要となる。このことは、
例えば電池駆動の携帯型コンピュータなどのシステムに
おいては、消費電力の増加の点のみならず外部に対する
電磁波障害の増大の点からも問題であり、適当な高周波
数の基本クロックを得ることが困難である。
【0023】また、上述の公報に開示された従来の技術
では、クロック生成回路に必要なPLLがアナログ素子
による電圧制御発振器(VCO)と位相比較器から構成
されているので、ディジタル素子のトランジスタの回路
に比較すると、所要スペースが数千乃至数万倍になり、
また、一般に定常的な電流による消費電力も大きいとい
う問題点があった。
【0024】本発明の目的は、上述の課題を解消し、外
部端子付きICカードのデータ転送のクロック周期とカ
ード用クロック周期の比が、規格に定められた値の全て
に対応できる転送用クロックを生成するクロック周期調
節と方法その装置を提供することにある。
【0025】さらに、本発明は、基本クロック周波数の
低減と消費電力の低減により、接続装置の小型化が可能
なクロック周期調節方法とその装置を提供することを目
的とする。
【0026】
【課題を解決するための手段】本発明のクロック周期調
節方法は、クロック源の周波数を分周して所定の周期の
内部クロックとICカードの動作に必要なカード用クロ
ックとを生成し、内部クロックを規定されたデータ転送
周期とカード用クロック周期の比により定められる周期
でサンプリングして、非同期伝送におけるスタートビッ
トを含む1キャラクタ分の12ビットに相当する第1の
クロックを生成し、キャラクタの1ビットごとに内部ク
ロックの周期を補正することにより、前記第1のクロッ
クのスタートビット相当のクロックからの累積誤差を補
正した転送用クロックを出力する方法である。
【0027】本発明のクロック周期調節装置は、生成さ
れた内部クロックを入力し、データ転送用クロックとカ
ード用クロックの周期比として定められた値に対応して
定められる一定の周期でサンプリングしてデータ転送用
クロックを生成するデータ転送用クロック生成手段と、
データ転送用クロック生成手段のサンプリング周期を1
内部クロック分だけ調節すべきビット位置をスタートビ
ットを含む1キャラクタの全てのビットの形式で指示す
る周期調節値指示手段と、サンプリング周期の調節が、
1内部クロック分の増加であるか、または減少であるか
を指示する調節方向指示手段とを含む。
【0028】上述のクロック周期調節装置は、好ましく
は、データ転送用クロック生成手段は、指定された内部
クロックのクロック数をダウンカウントするダウンカウ
ンタと、入力した内部クロックをダウンカウンタの出力
に応じてサンプリングしてデータ転送用クロックとして
出力するフリップフロップとを含み、周期調節値指示手
段は、データ転送用クロック生成手段の生成したデータ
転送用クロックと、データのスタートビットの検出によ
り入力されるスタンバイ信号とを入力して、保持する周
期調節値と1ビットずつ照合するシフトレジスタを含
み、調節方向指示手段は、周期調節値指示手段の出力が
増加、減少のいずれであるかの区別を示す値が設定され
る。
【0029】また、本発明の第2の実施態様において
は、サンプリング周期を複数設けて、それらの周期のう
ちの1つを標準値とし、標準値のサンプリング周期によ
るサンプリングと、標準値以外の調節値のサンプリング
周期によるサンプリングとの熟考順序を、予め第2のク
ロックの所要の周期に対応させて定めておくことによ
り、生成する第2のクロックの周期を調節する。このこ
とは、外部端子付きICカードの接続装置用に限定され
ず、第1のクロックから生成される12ビット長以外の
第2のクロックの周期調節に対しても、予め周期調節値
が設定される場合には適用可能である。
【0030】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0031】図1は本発明の第1実施例のクロック周期
調節装置1のブロック図、図4は本発明の実施例を含む
接続装置51のブロック図である。
【0032】図1において、本実施例のクロック周期調
節装置1は、源クロックを入力して指定された分周比で
接続装置の内部クロック及びICカード50の動作用の
カード用クロックを生成するプログラマブル分周器であ
る内部クロック生成部21及びカード用クロック生成部
23と、内部クロック生成部21の生成した内部クロッ
クから所定の周期比の転送用クロックを生成し、その転
送用クロックのタイミングを調節してシリアル・パラレ
ル変換器54に供給する転送クロック生成部2とを有す
る。
【0033】この転送クロック生成部2は、内部クロッ
クを入力して、所定の周期比で、かつ、ビット間の周期
の調節された前転送用クロックを出力するD型フリップ
フロップ(DFF)30と、DFF30の反転出力を2
分周して転送用クロックを生成するトグルフリップフロ
ップ(TFF)31と、反転内部クロックを入力して所
定のクロック間隔CNTの信号を出力するダウンカウン
タ27と、設定された12ビットの周期調節値を1ビッ
トずつシフトして、転送用クロックの1キャラクタ内の
周期調節点を示す信号として出力するシフトレジスタ2
5と、調節値の増減方向ADIRが設定される調節方向
指定レジスタ35と、ダウンカウンタ27の出力に応じ
て内部信号”1”または”0”のいずれかを出力する比
較器28と、比較器28と調節方向指定レジスタ35の
出力を入力して”1”または”0”のいずれかの内部信
号をDFF30に出力するマルチプレクサ29とを有す
る。
【0034】また、上述の各回路間に、シフトレジスタ
25の周期調節信号とTFF31の反転転送クロックを
入力してその論理積を出力するANDゲート32と、ス
タンバイ信号とDFF30のQ出力の前転送クロックを
入力してダウンカウンタ27の初期化信号を出力する0
Rゲート33と、調節方向指定レジスタ35とANDゲ
ート32の出力を入力してマルチプレクサ29に選択信
号を出力するEORゲート34とを有する。
【0035】図1において、比較器28は、内部に16
ビットのダウンカウンタ27の出力のカウント値が1の
ときに、内部信号”1”を出力する第1の比較器28x
と、ダウンカウンタ27の出力のカウント値が0のとき
に、内部信号”0”を出力する第2の比較器28y との
2つの比較器からなるように表示したが、2つの独立な
比較器でなくともよい。
【0036】図5に比較器28の実現例を示す。この比
較器28は、内部にカウンタ出力の最下位ビットを除く
その他の全てのビットの論理和の反転を出力するNOR
ゲート41と、カウンタ出力の最下位ビットを入力して
その反転信号を出力するインバータ40と、カウンタ出
力の最下位ビットとNORゲート41の出力を入力して
内部信号”1”を出力するANDゲート42と、インバ
ータ40の出力とNORゲート41の出力を入力して内
部信号”0”を出力するANDゲート43とからなる。
【0037】また、図6に12ビットのシフトレジスタ
25の実現例を示す。
【0038】このシフトレジスタ25は、12個のレジ
スタセル46で構成される。レジスタセル46は、デー
タ入力に前段のレジスタセルの出力が入力されるSI入
力端子と、スタンバイ信号が入力されるスタンバイ入力
端子と、転送用クロックが入力されるCLK入力端子
と、周期調節値の12ビットのレジスタ24の出力のA
DJi のうち、対応する1ビットが入力されるADJi
端子と、次段のレジスタセルにデータを出力するSO出
力端子とを有する。
【0039】さらに、各レジスタセル46は、内部にセ
ット機能とリセット機能の両方を有するDFF44を持
ち、SI信号はデータ入力Dに、CLK信号はクロック
入力Cに、スタンバイ信号とADJi 信号の論理積をと
るANDゲート45の出力をセット入力Sに、スタンバ
イ信号とADJi 信号の反転信号の論理積をとるAND
ゲート47の出力をリセット入力Rにそれぞれ入力され
る。すなわち、レジスタセル46は、スタンバイ信号が
1のときはDFF44の出力SOがADJi 信号の値に
初期化され、スタンバイ信号が0のときはSI信号入力
をSO信号出力にCLK信号の立ち上がりでシフトする
1ビットのシフトレジスタを構成する。
【0040】次に、本実施例のクロック周期調節装置1
を用いた接続装置51について説明する。
【0041】図4において、本実施例の接続装置51
は、ホストバス57を介してCPU等の制御装置52と
ICカード50との間で授受される転送データのシリア
ル・パラレル変換を行なうシリアル・パラレル変換器5
4と、シリアル・パラレル変換器54から出力されるシ
リアルの転送データを入力してデータ転送の開始、終了
を検出し、スタンバイ信号を生成するスタンバイ信号生
成回路53と、スタンバイ信号を入力して制御装置52
の制御の下に源クロックからICカード50に供給する
カード用クロックとシリアル・パラレル変換器54に供
給する転送用クロックとを生成する図1の実施例のクロ
ック周期調節装置1とを有する。
【0042】また、クロック周期調節装置1に設定する
各種の値、すなわち、それぞれ所定のレジスタに設定さ
れるシフトレジスタ25の周期調節値(ADJ)、周期
調節値の増減方向を示す1ビットの値(ADIR)、及
び1etu に相当する内部クロック数のダウンカウンタ2
7の初期値(CNT)は、クロック周期比表の(1)項
の各通し番号ごとに、(2)項の転送周期とカード用ク
ロック周期との比(RAT)に対応して、次のようにし
て算出される(図10のフローチャート参照)。
【0043】先ず、1ビットのADIRと16ビットの
CNTを次のようにして求める。
【0044】RATの値の小数点以下を除く整数部分
(RATint )が偶数の場合は、ADIR=0,CNT
=(RATint )/2−1とする。RATint が奇数の
場合は、ADIR=1,CNT=(RATint +1)/
2−1とする。
【0045】次に、12ビットのADJを最下位ビット
から順に1ビットずつ次のようにして求める。
【0046】以下、ADJの各ビットごとの値をADJ
i (ただし、i=0〜11)、iビットまでのRATの
累積をΣi RAT、iビットまでの内部クロックのカウ
ント数累積をΣCLKi で表す。
【0047】先ず、最下位ビットのADJ0 の場合は、
Σ0 RATにRATを代入し、ΣCLK0 を(CNT+
1)×2として、ADIRが0ならばΣCLK1 =ΣC
LK0 +1とし、ADIRが1ならばΣCLK1 =ΣC
LK0 −1とする。その後、ΣCLK1 とΣCLK0 と
をそれぞれΣ0 RATと比較して、Σ0 RATに近い方
を選択し、ΣCLK0 の方が選択されればADJ0 =0
とし、ΣCLK1 の方が選択されればADJ0 =1とす
る。このとき、ADJ0 =0となればΣCLK0 =ΣC
LKとし、さもなければΣCLK1 =ΣCLKとして、
ΣCLK0 にΣCLKの値を代入する。
【0048】次に第2番目のビットADJ1 の場合は、
現在のΣ0 RATにRATを加算し、ΣCLK0 に(C
NT+1)×2を加算して、ADIRが0のときはΣC
LK1 =ΣCLK0 +1とし、ADIRが1ならばΣC
LK1 =ΣCLK0 −1とする。そして、ΣCLK1 と
ΣCLK0 とをそれぞれΣRATと比較して、ΣRAT
に近い方を選択し、ΣCLK0 の方が選択されればAD
J1 =0とし、ΣCLK1 の方が選択されればADJ1
=1とする。このとき、ADJ1 =0となればΣCLK
0 =ΣCLKとし、さもなければΣCLK1 =ΣCLK
とする。また、ΣCLK0 にΣCLKの値を代入する。
【0049】第3ビット以降第12ビットまでのADJ
2 〜ADJ11は、ADJ1 の算出と同様の計算を繰り返
して求められる。
【0050】このようにして、転送クロックとカード用
クロックの周期比表の通し番号1から83までについ
て、それぞれの周期調節値(ADJ)、周期調節値の増
減方向を示す1ビットの値(ADIR)、及び1etu に
相当する内部クロック数のダウンカウンタ27の初期値
(CNT)を求めたのが次の表2乃至表84である。
【0051】
【表2】
【0052】
【表3】
【0053】
【表4】
【0054】
【表5】
【0055】
【表6】
【0056】
【表7】
【0057】
【表8】
【0058】
【表9】
【0059】
【表10】
【0060】
【表11】
【0061】
【表12】
【0062】
【表13】
【0063】
【表14】
【0064】
【表15】
【0065】
【表16】
【0066】
【表17】
【0067】
【表18】
【0068】
【表19】
【0069】
【表20】
【0070】
【表21】
【0071】
【表22】
【0072】
【表23】
【0073】
【表24】
【0074】
【表25】
【0075】
【表26】
【0076】
【表27】
【0077】
【表28】
【0078】
【表29】
【0079】
【表30】
【0080】
【表31】
【0081】
【表32】
【0082】
【表33】
【0083】
【表34】
【0084】
【表35】
【0085】
【表36】
【0086】
【表37】
【0087】
【表38】
【0088】
【表39】
【0089】
【表40】
【0090】
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【表44】
【0094】
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【表48】
【0098】
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【0099】
【表50】
【0100】
【表51】
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【0125】
【表76】
【0126】
【表77】
【0127】
【表78】
【0128】
【表79】
【0129】
【表80】
【0130】
【表81】
【0131】
【表82】
【0132】
【表83】
【0133】
【表84】
【0134】次に、この実施例の動作について説明す
る。
【0135】先ず、制御装置52は、外部からの入力
や、初期応答等により得られた転送クロック周期とカー
ド用クロック周期の比によって定められた、内部クロッ
クの分周比、カード用クロックの分周比、シフトレジス
タ25の周期調節値(ADJ)、周期調節の増減方向を
示す1ビットの値(ADIR)、及びダウンカウンタ2
7の初期値(CNT)をそれぞれ所定のレジスタに設定
する。
【0136】ここで、仮にADIR=0,ADJ=01
0001000100b,CNT=5の組合せの場合を
想定して、そのときの動作を図2により説明する。
【0137】この例のように、転送用クロックがICカ
ードの期待する周波数よりやや早めのときに、転送用ク
ロックを生成するために内部クロックを単純に5番目ご
とにカウントしていたのでは、1キャラクタの最後(T
2 )に近付くにつれて次第に誤差が累積し、データの送
受信に失敗することがある。ICカードと接続装置との
間のデータ転送では、スタートビットの先頭から9.5
etu の前後0.2etu以内にパリティビットを受信して
検査し、パリティに誤りを検出したときは、スタートビ
ットの先頭から10.5etu 経過後の1〜2etu の間、
ICカードとのデータ線に0を出力しなければならない
ので、転送用クロックはスタートビットの先頭から12
etu の間に誤差の累積を防止する必要がある。本実施例
では、適当な時点で内部クロックのカウント数を1だけ
増加してetu を延長し、誤差の累積を防止するもので、
ADJで指定された12ビットの値が最下位ビットから
順に周期調節信号として出力され、周期調節信号が1
で、かつ、転送用クロックが0のとき、カウント数の延
長が行なわれる。
【0138】すなわち、受信データのスタートビット、
または送信データの書き込みが検出されると同時に、ス
タンバイ信号が解除され、ダウンカウンタ27はレジス
タ27に設定された値の5からカウントダウンをはじめ
る(T0 )。ダウンカウンタ27は、内部クロックの各
立ち下がりで−1ずつカウント、すなわちダウンカウン
トし、転送用クロックが0で、かつ、シフトレジスタ2
5から出力される周期調節信号が1でない限り、EOR
34の出力の選択信号が0で、比較器28x から入力さ
れる内部信号がマルチプレクサ29の出力として選択さ
れているので、カウンタ27の出力が1になった直後の
内部クロックの立ち上がりでカウンタ内容が初期化され
る。すなわち、カウンタ用のレジスタ26に設定された
値の5がダウンカウンタ27にロードされ、次なるカウ
ントダウンが開始される(T1 )。
【0139】図2の(B)は、図のAで表した範囲を詳
細に示したもので、内部クロックの立ち上がりエッジ
(T3 )でシフトレジスタ25が1ビットシフトされて
周期調節信号が1になった直後は、転送クロックが1で
ANDゲート32により周期調節信号がマスクされてい
るので、ダウンカウンタ27のカウントダウンは1まで
進み(T4 )、次の内部クロックの立ち上がりエッジ
(T5 )で前転送クロックが立ち上がり、カウンタ初期
化信号が1になるので、ダウンカウンタ27のカウント
ダウンは再び5から始まるように初期化される。
【0140】続く内部クロックの立ち上がりエッジ(T
6 )では、前転送クロックが立ち下がり、転送クロック
をトグルして0とするので、ANDゲート32の出力は
1となり、調節方向レジスタ35の出力、すなわち、内
部信号ADIRの値が0なので、EORゲート34によ
り選択信号として1が出力され、マルチプレクサ29は
その出力として内部信号0を選択するので、ダウンカウ
ンタ27のカウントは0まで進む(T7 )。
【0141】すなわち、選択信号が0の場合より1だけ
多くカウントするようになる。ダウンカウンタ27のカ
ウント出力が0になって、次の内部クロックの立ち上が
りエッジ(T8 )で前転送クロックが立ち上がり、カウ
ンタ初期化信号が1になるので、ダウンカウンタ27の
カウントダウンは再び5から始まるように初期化され
る。続く内部クロックの立ち上がりエッジ(T9 )で前
転送クロックが立ち下がり、カウンタ初期化信号が0に
なるので、ダウンカウンタ27のカウントダウンが開始
されると同時に、転送クロックがトグルされて1になる
ので、シフトレジスタ25が1ビットシフトされ、周期
調節信号が0に戻り、これで周期調節信号が1である場
合の転送用クロックの1周期分の生成が完了する。
【0142】この場合、転送用クロックの1周期は、内
部クロックの(5+6)、すなわち11周期となる。
【0143】次の1周期の転送クロックの生成では、周
期調節信号が0であり、ダウンカウンタ27のカウント
ダウンは1までで終了するので、この場合は転送用クロ
ックの1周期は、内部クロックの(5+5)、すなわち
10周期となる。
【0144】次に、ADIR=1,ADJ=01000
1000100b,CNT=5の場合を図3により説明
する。
【0145】この例では、転送用クロックを生成するた
めに、内部クロックを単純に6ずつカウントしていたの
では、転送用クロックが遅めのために、1キャラクタの
最後(T2 )に近付くにつれて誤差が累積してデータの
送受信に失敗する可能性を生じる。従って、適当な時点
で内部クロックのカウント数を1だけ短縮して誤差の累
積を防止する。つまり、ADJで指定された12ビット
の値を最下位ビットから順にシフトしながら周期調節信
号として出力し、周期調節信号が1で、かつ、転送用ク
ロックが0のとき、カウント数の短縮を行なう。
【0146】ダウンカウンタ27は、1キャラクタのデ
ータ転送の開始によりスタンバイ信号が解除されると、
レジスタ26に設定されたCNTの値5からカウントダ
ウンを開始する(T0 )。ダウンカウンタ27は、内部
クロックの各立ち下がりごとに1ずつカウントダウン
し、転送用クロックが0で、かつ、周期調節信号が1で
ない限り、選択信号が1で内部信号”0”がマルチプレ
クサ29の出力として選択されているので、カウント出
力が0になった直後の内部クロックの立ち上がりでカウ
ンタの内容が初期化される。すなわち、レジスタ26に
設定された値5がダウンカウンタ27にロードされて、
次のカウントダウンが開始される(T1 )。
【0147】図3(A)のBで示される部分を同図の
(B)により説明する。
【0148】内部クロックの立ち上がりのエッジ(T3
)でシフトレジスタ25が1ビットシフトされて、周
期調節信号が1になった直後は、転送用クロックが1で
ANDゲート32により周期調節信号がマスクされてい
るので、ダウンカウンタ27のダウンカウントは0まで
進み(T4 )、次の内部クロックの立ち上がりエッジ
(T5 )で前転送用クロックが立ち上がり、カウンタ初
期化信号が1になるので、ダウンカウンタ27のカウン
トダウンは再び5に初期化される。続く内部クロックの
立ち上がりエッジ(T6 )で前転送用クロックが立ち下
がり転送用クロックをトグルして0とするので、AND
ゲート32の出力は1となり、調節方向レジスタ35の
出力、すなわち、内部信号ADIRの値が1なので、E
ORゲート34により選択信号として0が出力され、マ
ルチプレクサ29はその出力として内部信号”1”を選
択する。ダウンカウンタ27のカウントダウンは1まで
進む(T7 )。次の内部クロックの立ち上がりエッジ
(T8 )で前転送用クロックが立ち上がり、カウンタ初
期化信号が1になるので、ダウンカウンタ27のカウン
トダウンは再び5に初期化される。すなわち、選択信号
が1の場合よりも1だけ少ないカウントでカウントダウ
ンを終了する。続く内部クロックの立ち上がりエッジ
(T9 )で前転送用クロックが立ち下がり、カウンタ初
期化信号が0になるので、ダウンカウンタ27のダウン
カウントが開始され、それと同時に転送用クロックがト
グルされて1になるので、シフトレジスタ25が1ビッ
トシフトされ、周期調節信号が0に戻り、これで周期調
節信号が1の場合の転送用クロックの1周期の生成が完
了する。
【0149】この場合、転送用クロックの1周期は、内
部クロックの(6+5)、すなわち、11周期となる。
次の転送クロックの生成では、周期調節信号が0なので
ダウンカウンタ27のダウンカウントが0まで進むの
で、この場合の転送用クロックの1周期は、内部クロッ
クの(6+6)、すなわち、12周期となる。
【0150】次に、本発明の第2の実施例について、図
7を参照して説明する。
【0151】第2の実施例は、周期調節信号をnビット
のサイクリックシフトレジスタ125によって出力する
ものである。スタンバイ信号が1のときに、nビットの
周期調節値の設定されたサイクリックシフトレジスタ1
24から指定されたnビットの値がサイクリックシフト
レジスタ125の初期値となる。
【0152】図9にnビットのサイクリックシフトレジ
スタ125の実施例を示す。
【0153】第1実施例の12ビットのシフトレジスタ
25との違いは、周期調節信号が最上位ビットのレジス
タの入力にフィードバックされており、nが11以下の
数の場合、1キャラクタ、すなわち、12etu のデータ
の転送では、周期調節信号の値として2度以上同じ値が
使用されることになる。例えばnが4である場合、周期
調節値指定レジスタ124で指定された4ビットの値が
1キャラクタ、すなわち12etu のデータ転送で3回繰
り返し使用される。
【0154】可能なnの値は、2から12であり、nが
大きくなればなるほど通信周期をよりきめ細かに調節で
きるようになるが、その反面、回路規模がそれだけ大き
くなる。また、例えば、CPUなどの制御装置との接続
が8ビット幅のデータバスで実現されている場合など
で、nが8よりも大きい値であると、制御装置との接続
がサイクリックシフトレジスタ125に値を設定するた
めに少なくとも2回アクセスしなければならないので、
nを8以下にすることはCPUなどの制御装置のアクセ
ス時間を節約する効果もある。
【0155】また、nが12のときは、第1実施例と効
果が同一となるので、この第2の実施例は、第1実施例
の一般化された形態と見做すことができる。
【0156】なお、nビットのレジスタ124に設定さ
れた値の導出には、nが12の場合、すなわち、第1実
施例の場合と同様に、mの数だけ繰り返せばよい。
【0157】次に、本発明の第3の実施例について、図
8を参照して説明する。
【0158】図8において、ROMアドレス指定レジス
タ226によってそのアドレスを指定される周期調節値
指定テーブルROM224の出力、すなわち、指定され
たアドレスのデータ出力が、nビットのサイクリックシ
フトレジスタ125の値及び内部信号ADIRの値を決
定する。この例では、制御装置は、サイクリックシフト
レジスタ125の値の算出を行なわずに、単に初期応答
によって得られたデータ転送のクロックとカード用クロ
ックの周期の比をROMアドレス指定レジスタ226に
入力するだけでよいので、制御装置の演算の負担を軽減
するという効果が得られる。
【0159】また、本発明の第2の実施態様において
は、外部端子付きICカードの接続装置の場合に限定さ
れず、予め周期調節値を転送データのキャラクタの全ビ
ットについて設定することにより、第1のクロックから
生成される12ビット長以外の第2のクロックの周期調
節に対しても上述の実施例と同様にして適用することが
可能である。
【0160】
【発明の効果】上述のように本発明は、転送用クロック
周期とカード用クロック周期との比に応じて、データ転
送のクロック周期を各ビットごとに調節することによ
り、転送用クロックのずれの累積によるデータの誤転送
を防止できるので、データ転送速度の整数倍でない低い
周波数のクロック源の使用を可能とし、クロック源の選
択範囲を拡大できると共に、外部への電磁障害を低減で
きる効果がある。
【0161】また、データ転送のクロック周期を各ビッ
トごとに調節することにより、回路構成をディジタル化
できるので、低消費電力化、接続装置の高集積化、小型
化が可能になるという効果がある。
【図面の簡単な説明】
【図1】本発明の接続装置のクロック周期調節装置の1
例のブロック図である。
【図2】ADIR=0のときのデータ転送の信号波形で
ある。 (A) 1キャラクタ(12 etu)の信号波形である。 (B) Aで示される範囲を拡大した信号波形である。
【図3】ADIR=1のときの1キャラクタのデータ転
送の信号波形である。 (A) 1キャラクタ(12 etu)の信号波形である。 (B) Bで示される範囲を拡大した信号波形である。
【図4】本発明の接続装置の第1実施例のブロック図で
ある。
【図5】第1実施例の比較器28の回路図である。
【図6】第1実施例の12ビットのシフトレジスタ25
の回路図である。
【図7】本発明のクロック周期調節装置の第2実施例の
ブロック図である。
【図8】本発明のクロック周期調節装置の第3実施例の
ブロック図である。
【図9】nビットシフトレジスタ125の回路図であ
る。
【図10】パラメータ算出のフローチャートである。
【図11】従来の接続装置の1例のブロック図である。
【符号の説明】
1 クロック周期調節装置 2 転送クロック生成部 20 内部クロック分周比レジスタ 21 内部クロック発生器 22 カード用クロック分周比設定レジスタ 23 カード用クロック発生器 24,124 周期調節値レジスタ 25,125 シフトレジスタ 26 カウンタ値レジスタ 27 ダウンカウンタ 28,28x,28y 比較器 29 マルチプレクサ 30 Dフリップフロップ、DFF 31 トグルフリップフロップ、TFF 32 ANDゲート 33 ORゲート 34 EORゲート 35 調節方向指定レジスタ 40 インバータ 41 NORゲート 42,43 ANDゲート 44 フリップフロップ、DFF 45,47 ANDゲート 46 レジスタセル 50 ICカード 51 接続装置 52 制御装置 53 スタンバイ信号生成回路 54 シリアル・パラレル変換器 57 ホストバス 224 周期調節値指定テーブルROM 226 ROMアドレス指定レジスタ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】源クロックを入力して内部クロックと外部
    端子付きICカードを駆動するカード用クロックとデー
    タ転送用クロックとを生成する接続装置のクロック周期
    調節方法において、 クロック源の周波数を分周してそれぞれ所定の周期の内
    部クロックとICカードの動作に必要なカード用クロッ
    クとを生成し、 規定のデータ転送用クロック対カード用クロックの周期
    比に応じて求められる一定の周期で前記内部クロックを
    サンプリングして、非同期伝送におけるスタートビット
    を含む1キャラクタ分12ビット相当の第1のクロック
    を生成し、 定められた補正方法によって前記第1のクロックのサン
    プリング周期を逐次補正して転送用クロックとして出力
    することを特徴とするクロック周期調節方法。
  2. 【請求項2】内部クロックからのサンプリング周期の補
    正は、データ転送用クロック対カード用クロックの規定
    の周期比から求められたサンプリング周期の端数整理に
    伴う誤差の累積を1つの内部クロックの追加または減少
    により解消できるキャラクタ内のビット位置と、1クロ
    ックの追加か減少かの方向とを示すことにより行なわれ
    る請求項1に記載のクロック周期調節方法。
  3. 【請求項3】源クロックを入力して内部クロックと外部
    端子付きICカードを駆動するカード用クロックとを生
    成し、前記内部クロックからデータ転送用クロックを生
    成する外部端子付きICカードの接続装置のクロック周
    期調節装置において、 前記生成された内部クロックを入力し、データ転送用ク
    ロックとカード用クロックの周期比として定められた値
    に対応して定められる一定の周期でサンプリングしてデ
    ータ転送用クロックを生成するデータ転送用クロック生
    成手段と、 データ転送用クロック生成手段のサンプリング周期を1
    内部クロック分だけ調節すべきビット位置をスタートビ
    ットを含む1キャラクタの全てのビットの形式で指示す
    る周期調節値指示手段と、 前記サンプリング周期の調節が、1内部クロック分の増
    加であるか、または減少であるかを指示する調節方向指
    示手段とを含む転送周期調節装置を有することを特徴と
    するクロック周期調節装置。
  4. 【請求項4】データ転送用クロック生成手段は、指定さ
    れた内部クロックのクロック数をダウンカウントするダ
    ウンカウンタと、入力した内部クロックをダウンカウン
    タの出力に応じてサンプリングしてデータ転送用クロッ
    クとして出力するフリップフロップとを含み、周期調節
    値指示手段は、データ転送用クロック生成手段の生成し
    たデータ転送用クロックと、データのスタートビットの
    検出により入力されるスタンバイ信号とを入力して、保
    持する周期調節値と1ビットずつ照合するシフトレジス
    タを含み、調節方向指示手段は、周期調節値指示手段の
    出力が増加、減少のいずれであるかの区別を示す値が設
    定される請求項に記載のクロック周期調節装置。
  5. 【請求項5】サンプリング周期調節のビット位置を示す
    12ビットの周期調節値が設定されるレジスタを有する
    請求項に記載のクロック周期調節装置。
  6. 【請求項6】サンプリング周期調節のビット位置を示す
    12ビットの周期調節値が格納されるROMを有する請
    求項に記載のクロック周期調節装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2783336B1 (fr) * 1998-09-11 2001-10-12 Schlumberger Ind Sa Procede de transmission de donnees et carte pour une telle transmission
JP3227700B2 (ja) * 1998-12-10 2001-11-12 日本電気株式会社 情報伝達方式
EP1093046A1 (fr) * 1999-10-15 2001-04-18 Koninklijke Philips Electronics N.V. Procédé pour sélectionner un signal parmi N signaux
JP2003044161A (ja) * 2001-08-01 2003-02-14 Fujitsu Ltd クロック制御方法及びクロック制御回路並びにicカードリード及び/又はライト装置
CN101840387B (zh) * 2010-04-07 2012-05-23 北京天地融科技有限公司 USB Key装置及其利用USB接口实现智能卡通信的方法
WO2018171063A1 (zh) 2017-03-24 2018-09-27 华为技术有限公司 一种移动终端

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2535331B2 (ja) * 1986-06-13 1996-09-18 キヤノン株式会社 画像処理装置用の電子制御装置
US5461266A (en) * 1990-11-27 1995-10-24 Hitachi, Ltd. Power consumption control system
FI89432C (fi) * 1991-06-26 1993-09-27 Nokia Mobile Phones Ltd Genering av en klockfrekvens i ett smart card graenssnitt
EP0589117B1 (en) * 1992-09-25 1998-04-29 International Business Machines Corporation Adapter for the connection to a clear-channel telecommunication network

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