JP3144312B2

JP3144312B2 - クロック周期調節方法とその装置

Info

Publication number: JP3144312B2
Application number: JP22630096A
Authority: JP
Inventors: 祥一郎仙石
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-08-28
Filing date: 1996-08-28
Publication date: 2001-03-12
Anticipated expiration: 2016-08-28
Also published as: EP0834791A3; JPH1069327A; US5875321A; EP0834791A2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１のクロックの
数をカウントして生成される第２のクロックのクロック
周期調節方法とその装置に関し、特に外部端子付きＩＣ
カードの接続装置のデータ転送用のクロック周期調節方
法とその装置に関する。

【０００２】

【従来の技術】外部端子付きＩＣカードとは、クレジッ
トカードなどとほぼ同じ形状のカードで、内部に集積回
路（ＩＣ）を持ち、カード表面の金属の端子を通じて外
部との転送可能なカードの総称で、一般にスマートカー
ド等と呼ばれる。このカードには、メモリ、マイクロコ
ンピュータ、その他様々な制御回路等が内蔵され、用途
は多岐にわたる。例えば、メモリのみを内蔵する外部端
子付きＩＣカードは、他の装置の補助的な、取り外しの
容易な記憶装置として使用され、マイクロコンピュータ
を内蔵する外部端子付きＩＣカードは、外部装置のマス
ターとして、あるいは外部装置とは独立に動作し、必要
に応じて外部装置と転送する装置として使用される。

【０００３】１つの外部端子付きＩＣカードと、外部装
置としての他の外部端子付きＩＣカードとのインターフ
ェース、または書き込み読み出し用の接続装置との間で
は、伝送プロトコルが国際標準化機構と国際電気標準会
議の標準、ＩＳＯ／ＩＥＣ７８１６−３（及びＪＩＳ
Ｘ６３０４）で規定されるシリアル伝送によってデー
タの授受が行なわれる。

【０００４】以下この「外部端子付きＩＣカード−電気
信号及び伝送プロトコル」の規定について説明する。

【０００５】外部端子付きＩＣカードには、外部からク
ロックが供給される外部クロックＩＣカードと、内部に
クロックを有し、外部からのクロック供給を必要としな
い内部クロックＩＣカードとの２種類がある。外部端子
付きＩＣカードと接続装置との間のデータ転送の速度
は、データ１ビットの転送に要する単位時間を要素時間
単位（etu ）で表すと、内部クロックＩＣカードの初期
応答時の転送速度、すなわち１etu は、１／９６００
秒、外部クロックＩＣカードの初期応答時の１etuは、
外部から供給されるカード用クロックの周期の３７２倍
と規定されている。また、初期応答では、１キャラクタ
は、１ビットのスタートビットとそれに続く８ビットの
データビット及びパリティ１ビット、さらに最低２ビッ
トの保護期間とによって構成されなければならない。

【０００６】また、接続装置は、この保護期間内にパリ
ティの検査を行い、その検査結果を保護期間の始まりか
ら０．５etu 経過後の時点から最小１etu 最大２etu の
期間に外部端子付きＩＣカードに対して出力する必要が
ある。１キャラクタの長さは、最短１２etu であるが、
データの送受信を正確に行なうために、接続装置は、デ
ータの第１ビットをスタートビットの先端から（１．５
±０．２）etu の範囲内に、データの第２ビットをスタ
ートビットの先端から（２．５±０．２）etuの範囲内
に、以下各データビットごとに１etu ずつ増加して、デ
ータの第８ビットをスタートビットの先端から（８．５
±０．２）etu の範囲内に、パリティビットをスタート
ビットの先端から（９．５±０．２）etu の範囲内に、
それぞれサンプリングしなければならない。また、外部
端子付きＩＣカードは、接続装置からの検査結果がエラ
ーの場合は、直ちにそのキャラクタを再送しなければな
らない。

【０００７】初期応答では、最少７キャラクタから最多
３３キャラクタまでの送受信が行なわれ、外部端子付き
ＩＣカードは、接続装置に対してこれらの送受信データ
により、初期応答以降のデータ転送モード、転送速度、
外部クロックＩＣカードの場合の転送速度の周期とカー
ド用クロック周期との比、その他様々なパラメータを指
定することができる。

【０００８】初期応答に続くデータの送受信は、特に外
部クロックＩＣの場合は、データ転送のクロック周期と
カード用クロック周期との８３通りの比が許されてい
る。従って、接続装置は、ＩＳＯ／ＩＥＣ７８１６−３
に準拠している外部端子付きＩＣカードの全てとデータ
の送受信を行なうためには、カード用クロックとして８
３通りの転送速度のクロックを全て生成できなければな
らない。

【０００９】この８３通りの可能なデータ転送のクロッ
ク周期とカードの動作用クロック周期の比を表１に示
す。なお、転送速度の周期とカード用クロック周期の比
とは、（１etu ）／（カード用クロックの１周期）の値
である。

【００１０】

【表１】

【００１１】従来は、特定の用途の外部端子つきＩＣカ
ードに対してそれに対応した専用の接続装置が提供され
るのが一般であった。例えば、金融機関の自動支払用の
外部端子つきＩＣカードと接続装置との組み合せや、接
続装置としての移動電話とそのＩＤカードとしての外部
端子付きＩＣカードとの組み合せ等があった。これらの
場合、使用する外部端子付きＩＣカードは、通常、接続
装置の機能に合わせて提供されるので、接続装置が上述
の８３通り全ての転送速度の周期とカード用クロック周
期の比に対応する必要はなかった。

【００１２】しかし、外部端子付きＩＣカードの利用範
囲の拡大に伴って、例えばパーソナルコンピュータの周
辺機器の１つとして利用されるような場合など、存在す
るＩＣカードのどのような場合にもデータ授受可能な汎
用的な接続装置が要求されるようになった。

【００１３】このような要求に対して、汎用的な接続装
置を実現するため、図１１に示すような、ユニバーサル
非同期レシーバ／トランスミッタ（ＵＡＲＴ）を利用す
る方法が特開平５−２２７１４７号公報により開示され
た。

【００１４】図１１は、特開平５−２２７１４７号公報
によって開示されたＵＡＲＴ１０２を利用して外部端子
付きＩＣカード５０とのデータ転送を実現するためのブ
ロック図で、中央処理ユニット（ＣＰＵ）などの制御装
置１０６と、ホストバス１０７と、ＵＡＲＴ１０２に供
給する動作クロック１０５を源クロック１０３から生成
するクロック生成回路１０１と、源クロック１０３から
カード用クロック１０４を生成するプログラマブル分周
器１００と、外部端子つきＩＣカード５０との間の接続
を示すもので、制御装置１０６は、ホストバス１０７を
介してプログラマブル分周器１００とクロック生成回路
１０１とに対して適当な設定を行なったのち、ＵＡＲＴ
１０２を通じて外部端子つきＩＣカード５０とのデータ
転送を行なう。

【００１５】この装置の動作を制御装置１０６から外部
端子付きＩＣカード５０に対してデータを書き込む場合
について説明する。

【００１６】制御装置１０６は、ホストバス１０７を通
じて１バイト（８ビット）のパラレルの転送データ１０
９をＵＡＲＴ１０２に書き込み、ＵＡＲＴ１０２が書き
込まれた１バイトのデータをシリアル変換してシリアル
の転送データ１０８を外部端子付きＩＣカード５０に送
出する。

【００１７】外部端子付きＩＣカード５０からデータを
読み出す場合は、ＵＡＲＴ１０２が外部端子付きＩＣカ
ード５０から受信したシリアルの転送データ１０８をパ
ラレル変換して転送データ１０９とし、ホストバス１０
７を介して送出し、制御装置１０６がこのパラレルの転
送データ１０９を読み込む。

【００１８】先に示したデータ転送のクロック周期とカ
ード用クロック周期の比の表の中で、分子に３または５
の素因数をもつものはプログラマブル分周器１００で必
要な分周を実行し、分母に３，５または３１の素因数を
もつものは、プログラマブル分周器１０１ａまたはプロ
グラマブル分周器１０１ｄで必要な分周を行なう。ただ
し、ＵＡＲＴ１０２に関しては、ＵＡＲＴ動作用クロッ
ク１０５の周波数がシリアルの転送データ１０８のデー
タレートの周波数の１６倍、または１６の整数倍でなけ
ればならないと仕様上定められている。つまり、転送速
度は、ＵＡＲＴ１０２の基本入力クロックの１６分の１
かそれ以下となるので、ＵＡＲＴの動作クロック生成回
路１０１は、内部に位相周波数比較器１０１ｂと、電圧
制御発振器（ＶＣＯ）１０１ｃと、１／４分周器１０１
ｅとで構成される４逓倍の逓倍器を設けることにより、
転送速度の低下を防止しようとしている。

【００１９】以下、図１１のシステムにより、所望のデ
ータ転送のクロック周期とカード用クロック周期の比を
求める方法を例をあげて説明する。

【００２０】例えば、データ転送のクロック周期とカー
ド用クロック周期の比を１８．６、すなわち、３ｘ３１
÷５を実現しようとする場合は、制御装置１０６からホ
ストバス１０７を通じて、プログラマブル分周器１００
に対して分周比２０、すなわち２²×５を設定し、プロ
グラマブル分周器１０１ａに対して分周比９３、すなわ
ち３×３１を設定し、プログラマブル分周器１０１ｄに
対して分周比１を設定すれば、ＵＡＲＴの動作用クロッ
ク１０５には、基本クロック１０３の３×３１÷２²分
周されたクロックが出力される。１ビットの転送所要時
間、すなわち、１etu は、動作用クロック１０５の周期
の少なくとも１６倍されたものとなるので、３×３１÷
２²×１６＝３×３１×２²倍の長さになる。従って、デ
ータ転送のクロック周期とカード用クロック周期の比と
して、（３×３１×２²）÷（２²×５）、すなわち、３
×３１÷５＝１８．６が得られる。

【００２１】

【発明が解決しようとする課題】上述のように、汎用的
な接続装置を実現することは可能ではあるが、そのため
に必要な高速の基本クロックを得ることが難しく、しか
も消費電力及び外部に対する電磁波障害の増大という問
題点がある。

【００２２】すなわち、ＵＡＲＴは、仕様上、動作クロ
ックとして転送速度の１６倍乃至はそれ以上の周波数が
要求される。そのため、例えば、外部クロックのＩＣカ
ードの初期応答以降のデータ転送のクロック周期とカー
ド用クロック周期の比が１１．６２５（＝３×３１÷２
³）の場合は、この比を実現するための転送速度が、カ
ード用クロックの周波数を１として、その２³÷（３×
３１）倍となる。従って、ＵＡＲＴに供給する動作クロ
ックをその１６倍の２⁷÷（３×３１）＝１２８／９３
の周期としなければならない。ところが、上述の従来技
術のような４逓倍の位相同期ループ（ＰＬＬ）を内蔵し
ている回路では、２²÷（３×３１）より大きい周波数
のクロックを生成することができないので、カード用ク
ロックを２⁵分周、すなわち、３２分周して生成しなけ
ればならない。つまり、基本クロックは、最低でもカー
ド用クロックの３２倍の周波数を持たねばならないこと
になるので、例えば、５ＭHzのクロックで動作する外部
端子付きＩＣカードと転送を行なうためには、最低でも
１６０ＭHzの基本クロックが必要となる。このことは、
例えば電池駆動の携帯型コンピュータなどのシステムに
おいては、消費電力の増加の点のみならず外部に対する
電磁波障害の増大の点からも問題であり、適当な高周波
数の基本クロックを得ることが困難である。

【００２３】また、上述の公報に開示された従来の技術
では、クロック生成回路に必要なＰＬＬがアナログ素子
による電圧制御発振器（ＶＣＯ）と位相比較器から構成
されているので、ディジタル素子のトランジスタの回路
に比較すると、所要スペースが数千乃至数万倍になり、
また、一般に定常的な電流による消費電力も大きいとい
う問題点があった。

【００２４】本発明の目的は、上述の課題を解消し、外
部端子付きＩＣカードのデータ転送のクロック周期とカ
ード用クロック周期の比が、規格に定められた値の全て
に対応できる転送用クロックを生成するクロック周期調
節と方法その装置を提供することにある。

【００２５】さらに、本発明は、基本クロック周波数の
低減と消費電力の低減により、接続装置の小型化が可能
なクロック周期調節方法とその装置を提供することを目
的とする。

【００２６】

【課題を解決するための手段】本発明のクロック周期調
節方法は、クロック源の周波数を分周して所定の周期の
内部クロックとＩＣカードの動作に必要なカード用クロ
ックとを生成し、内部クロックを規定されたデータ転送
周期とカード用クロック周期の比により定められる周期
でサンプリングして、非同期伝送におけるスタートビッ
トを含む１キャラクタ分の１２ビットに相当する第１の
クロックを生成し、キャラクタの１ビットごとに内部ク
ロックの周期を補正することにより、前記第１のクロッ
クのスタートビット相当のクロックからの累積誤差を補
正した転送用クロックを出力する方法である。

【００２７】本発明のクロック周期調節装置は、生成さ
れた内部クロックを入力し、データ転送用クロックとカ
ード用クロックの周期比として定められた値に対応して
定められる一定の周期でサンプリングしてデータ転送用
クロックを生成するデータ転送用クロック生成手段と、
データ転送用クロック生成手段のサンプリング周期を１
内部クロック分だけ調節すべきビット位置をスタートビ
ットを含む１キャラクタの全てのビットの形式で指示す
る周期調節値指示手段と、サンプリング周期の調節が、
１内部クロック分の増加であるか、または減少であるか
を指示する調節方向指示手段とを含む。

【００２８】上述のクロック周期調節装置は、好ましく
は、データ転送用クロック生成手段は、指定された内部
クロックのクロック数をダウンカウントするダウンカウ
ンタと、入力した内部クロックをダウンカウンタの出力
に応じてサンプリングしてデータ転送用クロックとして
出力するフリップフロップとを含み、周期調節値指示手
段は、データ転送用クロック生成手段の生成したデータ
転送用クロックと、データのスタートビットの検出によ
り入力されるスタンバイ信号とを入力して、保持する周
期調節値と１ビットずつ照合するシフトレジスタを含
み、調節方向指示手段は、周期調節値指示手段の出力が
増加、減少のいずれであるかの区別を示す値が設定され
る。

【００２９】また、本発明の第２の実施態様において
は、サンプリング周期を複数設けて、それらの周期のう
ちの１つを標準値とし、標準値のサンプリング周期によ
るサンプリングと、標準値以外の調節値のサンプリング
周期によるサンプリングとの熟考順序を、予め第２のク
ロックの所要の周期に対応させて定めておくことによ
り、生成する第２のクロックの周期を調節する。このこ
とは、外部端子付きＩＣカードの接続装置用に限定され
ず、第１のクロックから生成される１２ビット長以外の
第２のクロックの周期調節に対しても、予め周期調節値
が設定される場合には適用可能である。

【００３０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３１】図１は本発明の第１実施例のクロック周期
調節装置１のブロック図、図４は本発明の実施例を含む
接続装置５１のブロック図である。

【００３２】図１において、本実施例のクロック周期調
節装置１は、源クロックを入力して指定された分周比で
接続装置の内部クロック及びＩＣカード５０の動作用の
カード用クロックを生成するプログラマブル分周器であ
る内部クロック生成部２１及びカード用クロック生成部
２３と、内部クロック生成部２１の生成した内部クロッ
クから所定の周期比の転送用クロックを生成し、その転
送用クロックのタイミングを調節してシリアル・パラレ
ル変換器５４に供給する転送クロック生成部２とを有す
る。

【００３３】この転送クロック生成部２は、内部クロッ
クを入力して、所定の周期比で、かつ、ビット間の周期
の調節された前転送用クロックを出力するＤ型フリップ
フロップ（ＤＦＦ）３０と、ＤＦＦ３０の反転出力を２
分周して転送用クロックを生成するトグルフリップフロ
ップ（ＴＦＦ）３１と、反転内部クロックを入力して所
定のクロック間隔ＣＮＴの信号を出力するダウンカウン
タ２７と、設定された１２ビットの周期調節値を１ビッ
トずつシフトして、転送用クロックの１キャラクタ内の
周期調節点を示す信号として出力するシフトレジスタ２
５と、調節値の増減方向ＡＤＩＲが設定される調節方向
指定レジスタ３５と、ダウンカウンタ２７の出力に応じ
て内部信号”１”または”０”のいずれかを出力する比
較器２８と、比較器２８と調節方向指定レジスタ３５の
出力を入力して”１”または”０”のいずれかの内部信
号をＤＦＦ３０に出力するマルチプレクサ２９とを有す
る。

【００３４】また、上述の各回路間に、シフトレジスタ
２５の周期調節信号とＴＦＦ３１の反転転送クロックを
入力してその論理積を出力するＡＮＤゲート３２と、ス
タンバイ信号とＤＦＦ３０のＱ出力の前転送クロックを
入力してダウンカウンタ２７の初期化信号を出力する０
Ｒゲート３３と、調節方向指定レジスタ３５とＡＮＤゲ
ート３２の出力を入力してマルチプレクサ２９に選択信
号を出力するＥＯＲゲート３４とを有する。

【００３５】図１において、比較器２８は、内部に１６
ビットのダウンカウンタ２７の出力のカウント値が１の
ときに、内部信号”１”を出力する第１の比較器２８x
と、ダウンカウンタ２７の出力のカウント値が０のとき
に、内部信号”０”を出力する第２の比較器２８y との
２つの比較器からなるように表示したが、２つの独立な
比較器でなくともよい。

【００３６】図５に比較器２８の実現例を示す。この比
較器２８は、内部にカウンタ出力の最下位ビットを除く
その他の全てのビットの論理和の反転を出力するＮＯＲ
ゲート４１と、カウンタ出力の最下位ビットを入力して
その反転信号を出力するインバータ４０と、カウンタ出
力の最下位ビットとＮＯＲゲート４１の出力を入力して
内部信号”１”を出力するＡＮＤゲート４２と、インバ
ータ４０の出力とＮＯＲゲート４１の出力を入力して内
部信号”０”を出力するＡＮＤゲート４３とからなる。

【００３７】また、図６に１２ビットのシフトレジスタ
２５の実現例を示す。

【００３８】このシフトレジスタ２５は、１２個のレジ
スタセル４６で構成される。レジスタセル４６は、デー
タ入力に前段のレジスタセルの出力が入力されるＳＩ入
力端子と、スタンバイ信号が入力されるスタンバイ入力
端子と、転送用クロックが入力されるＣＬＫ入力端子
と、周期調節値の１２ビットのレジスタ２４の出力のＡ
ＤＪi のうち、対応する１ビットが入力されるＡＤＪi
端子と、次段のレジスタセルにデータを出力するＳＯ出
力端子とを有する。

【００３９】さらに、各レジスタセル４６は、内部にセ
ット機能とリセット機能の両方を有するＤＦＦ４４を持
ち、ＳＩ信号はデータ入力Ｄに、ＣＬＫ信号はクロック
入力Ｃに、スタンバイ信号とＡＤＪi 信号の論理積をと
るＡＮＤゲート４５の出力をセット入力Ｓに、スタンバ
イ信号とＡＤＪi 信号の反転信号の論理積をとるＡＮＤ
ゲート４７の出力をリセット入力Ｒにそれぞれ入力され
る。すなわち、レジスタセル４６は、スタンバイ信号が
１のときはＤＦＦ４４の出力ＳＯがＡＤＪi 信号の値に
初期化され、スタンバイ信号が０のときはＳＩ信号入力
をＳＯ信号出力にＣＬＫ信号の立ち上がりでシフトする
１ビットのシフトレジスタを構成する。

【００４０】次に、本実施例のクロック周期調節装置１
を用いた接続装置５１について説明する。

【００４１】図４において、本実施例の接続装置５１
は、ホストバス５７を介してＣＰＵ等の制御装置５２と
ＩＣカード５０との間で授受される転送データのシリア
ル・パラレル変換を行なうシリアル・パラレル変換器５
４と、シリアル・パラレル変換器５４から出力されるシ
リアルの転送データを入力してデータ転送の開始、終了
を検出し、スタンバイ信号を生成するスタンバイ信号生
成回路５３と、スタンバイ信号を入力して制御装置５２
の制御の下に源クロックからＩＣカード５０に供給する
カード用クロックとシリアル・パラレル変換器５４に供
給する転送用クロックとを生成する図１の実施例のクロ
ック周期調節装置１とを有する。

【００４２】また、クロック周期調節装置１に設定する
各種の値、すなわち、それぞれ所定のレジスタに設定さ
れるシフトレジスタ２５の周期調節値（ＡＤＪ）、周期
調節値の増減方向を示す１ビットの値（ＡＤＩＲ）、及
び１etu に相当する内部クロック数のダウンカウンタ２
７の初期値（ＣＮＴ）は、クロック周期比表の（１）項
の各通し番号ごとに、（２）項の転送周期とカード用ク
ロック周期との比（ＲＡＴ）に対応して、次のようにし
て算出される（図１０のフローチャート参照）。

【００４３】先ず、１ビットのＡＤＩＲと１６ビットの
ＣＮＴを次のようにして求める。

【００４４】ＲＡＴの値の小数点以下を除く整数部分
（ＲＡＴint ）が偶数の場合は、ＡＤＩＲ＝０，ＣＮＴ
＝（ＲＡＴint ）／２−１とする。ＲＡＴint が奇数の
場合は、ＡＤＩＲ＝１，ＣＮＴ＝（ＲＡＴint ＋１）／
２−１とする。

【００４５】次に、１２ビットのＡＤＪを最下位ビット
から順に１ビットずつ次のようにして求める。

【００４６】以下、ＡＤＪの各ビットごとの値をＡＤＪ
i （ただし、ｉ＝０〜１１）、ｉビットまでのＲＡＴの
累積をΣi ＲＡＴ、ｉビットまでの内部クロックのカウ
ント数累積をΣＣＬＫi で表す。

【００４７】先ず、最下位ビットのＡＤＪ0 の場合は、
Σ0 ＲＡＴにＲＡＴを代入し、ΣＣＬＫ0 を（ＣＮＴ＋
１）×２として、ＡＤＩＲが０ならばΣＣＬＫ1 ＝ΣＣ
ＬＫ0 ＋１とし、ＡＤＩＲが１ならばΣＣＬＫ1 ＝ΣＣ
ＬＫ0 −１とする。その後、ΣＣＬＫ1 とΣＣＬＫ0 と
をそれぞれΣ0 ＲＡＴと比較して、Σ0 ＲＡＴに近い方
を選択し、ΣＣＬＫ0 の方が選択されればＡＤＪ0 ＝０
とし、ΣＣＬＫ1 の方が選択されればＡＤＪ0 ＝１とす
る。このとき、ＡＤＪ0 ＝０となればΣＣＬＫ0 ＝ΣＣ
ＬＫとし、さもなければΣＣＬＫ1 ＝ΣＣＬＫとして、
ΣＣＬＫ0 にΣＣＬＫの値を代入する。

【００４８】次に第２番目のビットＡＤＪ1 の場合は、
現在のΣ0 ＲＡＴにＲＡＴを加算し、ΣＣＬＫ0 に（Ｃ
ＮＴ＋１）×２を加算して、ＡＤＩＲが０のときはΣＣ
ＬＫ1 ＝ΣＣＬＫ0 ＋１とし、ＡＤＩＲが１ならばΣＣ
ＬＫ1 ＝ΣＣＬＫ0 −１とする。そして、ΣＣＬＫ1 と
ΣＣＬＫ0 とをそれぞれΣＲＡＴと比較して、ΣＲＡＴ
に近い方を選択し、ΣＣＬＫ0 の方が選択されればＡＤ
Ｊ1 ＝０とし、ΣＣＬＫ1 の方が選択されればＡＤＪ1
＝１とする。このとき、ＡＤＪ1 ＝０となればΣＣＬＫ
0 ＝ΣＣＬＫとし、さもなければΣＣＬＫ1 ＝ΣＣＬＫ
とする。また、ΣＣＬＫ0 にΣＣＬＫの値を代入する。

【００４９】第３ビット以降第１２ビットまでのＡＤＪ
2 〜ＡＤＪ11は、ＡＤＪ1 の算出と同様の計算を繰り返
して求められる。

【００５０】このようにして、転送クロックとカード用
クロックの周期比表の通し番号１から８３までについ
て、それぞれの周期調節値（ＡＤＪ）、周期調節値の増
減方向を示す１ビットの値（ＡＤＩＲ）、及び１etu に
相当する内部クロック数のダウンカウンタ２７の初期値
（ＣＮＴ）を求めたのが次の表２乃至表８４である。

【００５１】

【表２】

【００５２】

【表３】

【００５３】

【表４】

【００５４】

【表５】

【００５５】

【表６】

【００５６】

【表７】

【００５７】

【表８】

【００５８】

【表９】

【００５９】

【表１０】

【００６０】

【表１１】

【００６１】

【表１２】

【００６２】

【表１３】

【００６３】

【表１４】

【００６４】

【表１５】

【００６５】

【表１６】

【００６６】

【表１７】

【００６７】

【表１８】

【００６８】

【表１９】

【００６９】

【表２０】

【００７０】

【表２１】

【００７１】

【表２２】

【００７２】

【表２３】

【００７３】

【表２４】

【００７４】

【表２５】

【００７５】

【表２６】

【００７６】

【表２７】

【００７７】

【表２８】

【００７８】

【表２９】

【００７９】

【表３０】

【００８０】

【表３１】

【００８１】

【表３２】

【００８２】

【表３３】

【００８３】

【表３４】

【００８４】

【表３５】

【００８５】

【表３６】

【００８６】

【表３７】

【００８７】

【表３８】

【００８８】

【表３９】

【００８９】

【表４０】

【００９０】

【表４１】

【００９１】

【表４２】

【００９２】

【表４３】

【００９３】

【表４４】

【００９４】

【表４５】

【００９５】

【表４６】

【００９６】

【表４７】

【００９７】

【表４８】

【００９８】

【表４９】

【００９９】

【表５０】

【０１００】

【表５１】

【０１０１】

【表５２】

【０１０２】

【表５３】

【０１０３】

【表５４】

【０１０４】

【表５５】

【０１０５】

【表５６】

【０１０６】

【表５７】

【０１０７】

【表５８】

【０１０８】

【表５９】

【０１０９】

【表６０】

【０１１０】

【表６１】

【０１１１】

【表６２】

【０１１２】

【表６３】

【０１１３】

【表６４】

【０１１４】

【表６５】

【０１１５】

【表６６】

【０１１６】

【表６７】

【０１１７】

【表６８】

【０１１８】

【表６９】

【０１１９】

【表７０】

【０１２０】

【表７１】

【０１２１】

【表７２】

【０１２２】

【表７３】

【０１２３】

【表７４】

【０１２４】

【表７５】

【０１２５】

【表７６】

【０１２６】

【表７７】

【０１２７】

【表７８】

【０１２８】

【表７９】

【０１２９】

【表８０】

【０１３０】

【表８１】

【０１３１】

【表８２】

【０１３２】

【表８３】

【０１３３】

【表８４】

【０１３４】次に、この実施例の動作について説明す
る。

【０１３５】先ず、制御装置５２は、外部からの入力
や、初期応答等により得られた転送クロック周期とカー
ド用クロック周期の比によって定められた、内部クロッ
クの分周比、カード用クロックの分周比、シフトレジス
タ２５の周期調節値（ＡＤＪ）、周期調節の増減方向を
示す１ビットの値（ＡＤＩＲ）、及びダウンカウンタ２
７の初期値（ＣＮＴ）をそれぞれ所定のレジスタに設定
する。

【０１３６】ここで、仮にＡＤＩＲ＝０，ＡＤＪ＝０１
０００１０００１００ｂ，ＣＮＴ＝５の組合せの場合を
想定して、そのときの動作を図２により説明する。

【０１３７】この例のように、転送用クロックがＩＣカ
ードの期待する周波数よりやや早めのときに、転送用ク
ロックを生成するために内部クロックを単純に５番目ご
とにカウントしていたのでは、１キャラクタの最後（Ｔ
2 )に近付くにつれて次第に誤差が累積し、データの送
受信に失敗することがある。ＩＣカードと接続装置との
間のデータ転送では、スタートビットの先頭から９．５
etu の前後０．２etu以内にパリティビットを受信して
検査し、パリティに誤りを検出したときは、スタートビ
ットの先頭から１０．５etu 経過後の１〜２etu の間、
ＩＣカードとのデータ線に０を出力しなければならない
ので、転送用クロックはスタートビットの先頭から１２
etu の間に誤差の累積を防止する必要がある。本実施例
では、適当な時点で内部クロックのカウント数を１だけ
増加してetu を延長し、誤差の累積を防止するもので、
ＡＤＪで指定された１２ビットの値が最下位ビットから
順に周期調節信号として出力され、周期調節信号が１
で、かつ、転送用クロックが０のとき、カウント数の延
長が行なわれる。

【０１３８】すなわち、受信データのスタートビット、
または送信データの書き込みが検出されると同時に、ス
タンバイ信号が解除され、ダウンカウンタ２７はレジス
タ２７に設定された値の５からカウントダウンをはじめ
る（Ｔ0 ）。ダウンカウンタ２７は、内部クロックの各
立ち下がりで−１ずつカウント、すなわちダウンカウン
トし、転送用クロックが０で、かつ、シフトレジスタ２
５から出力される周期調節信号が１でない限り、ＥＯＲ
３４の出力の選択信号が０で、比較器２８x から入力さ
れる内部信号がマルチプレクサ２９の出力として選択さ
れているので、カウンタ２７の出力が１になった直後の
内部クロックの立ち上がりでカウンタ内容が初期化され
る。すなわち、カウンタ用のレジスタ２６に設定された
値の５がダウンカウンタ２７にロードされ、次なるカウ
ントダウンが開始される（Ｔ1 ）。

【０１３９】図２の（Ｂ）は、図のＡで表した範囲を詳
細に示したもので、内部クロックの立ち上がりエッジ
（Ｔ3 ）でシフトレジスタ２５が１ビットシフトされて
周期調節信号が１になった直後は、転送クロックが１で
ＡＮＤゲート３２により周期調節信号がマスクされてい
るので、ダウンカウンタ２７のカウントダウンは１まで
進み（Ｔ4 ）、次の内部クロックの立ち上がりエッジ
（Ｔ5 ）で前転送クロックが立ち上がり、カウンタ初期
化信号が１になるので、ダウンカウンタ２７のカウント
ダウンは再び５から始まるように初期化される。

【０１４０】続く内部クロックの立ち上がりエッジ（Ｔ
6 ）では、前転送クロックが立ち下がり、転送クロック
をトグルして０とするので、ＡＮＤゲート３２の出力は
１となり、調節方向レジスタ３５の出力、すなわち、内
部信号ＡＤＩＲの値が０なので、ＥＯＲゲート３４によ
り選択信号として１が出力され、マルチプレクサ２９は
その出力として内部信号０を選択するので、ダウンカウ
ンタ２７のカウントは０まで進む（Ｔ7 ）。

【０１４１】すなわち、選択信号が０の場合より１だけ
多くカウントするようになる。ダウンカウンタ２７のカ
ウント出力が０になって、次の内部クロックの立ち上が
りエッジ（Ｔ8 ）で前転送クロックが立ち上がり、カウ
ンタ初期化信号が１になるので、ダウンカウンタ２７の
カウントダウンは再び５から始まるように初期化され
る。続く内部クロックの立ち上がりエッジ（Ｔ9 ）で前
転送クロックが立ち下がり、カウンタ初期化信号が０に
なるので、ダウンカウンタ２７のカウントダウンが開始
されると同時に、転送クロックがトグルされて１になる
ので、シフトレジスタ２５が１ビットシフトされ、周期
調節信号が０に戻り、これで周期調節信号が１である場
合の転送用クロックの１周期分の生成が完了する。

【０１４２】この場合、転送用クロックの１周期は、内
部クロックの（５＋６）、すなわち１１周期となる。

【０１４３】次の１周期の転送クロックの生成では、周
期調節信号が０であり、ダウンカウンタ２７のカウント
ダウンは１までで終了するので、この場合は転送用クロ
ックの１周期は、内部クロックの（５＋５）、すなわち
１０周期となる。

【０１４４】次に、ＡＤＩＲ＝１，ＡＤＪ＝０１０００
１０００１００ｂ，ＣＮＴ＝５の場合を図３により説明
する。

【０１４５】この例では、転送用クロックを生成するた
めに、内部クロックを単純に６ずつカウントしていたの
では、転送用クロックが遅めのために、１キャラクタの
最後（Ｔ2 ）に近付くにつれて誤差が累積してデータの
送受信に失敗する可能性を生じる。従って、適当な時点
で内部クロックのカウント数を１だけ短縮して誤差の累
積を防止する。つまり、ＡＤＪで指定された１２ビット
の値を最下位ビットから順にシフトしながら周期調節信
号として出力し、周期調節信号が１で、かつ、転送用ク
ロックが０のとき、カウント数の短縮を行なう。

【０１４６】ダウンカウンタ２７は、１キャラクタのデ
ータ転送の開始によりスタンバイ信号が解除されると、
レジスタ２６に設定されたＣＮＴの値５からカウントダ
ウンを開始する（Ｔ0 ）。ダウンカウンタ２７は、内部
クロックの各立ち下がりごとに１ずつカウントダウン
し、転送用クロックが０で、かつ、周期調節信号が１で
ない限り、選択信号が１で内部信号”０”がマルチプレ
クサ２９の出力として選択されているので、カウント出
力が０になった直後の内部クロックの立ち上がりでカウ
ンタの内容が初期化される。すなわち、レジスタ２６に
設定された値５がダウンカウンタ２７にロードされて、
次のカウントダウンが開始される（Ｔ1 ）。

【０１４７】図３（Ａ）のＢで示される部分を同図の
（Ｂ）により説明する。

【０１４８】内部クロックの立ち上がりのエッジ（Ｔ3
）でシフトレジスタ２５が１ビットシフトされて、周
期調節信号が１になった直後は、転送用クロックが１で
ＡＮＤゲート３２により周期調節信号がマスクされてい
るので、ダウンカウンタ２７のダウンカウントは０まで
進み（Ｔ4 ）、次の内部クロックの立ち上がりエッジ
（Ｔ5 ）で前転送用クロックが立ち上がり、カウンタ初
期化信号が１になるので、ダウンカウンタ２７のカウン
トダウンは再び５に初期化される。続く内部クロックの
立ち上がりエッジ（Ｔ6 ）で前転送用クロックが立ち下
がり転送用クロックをトグルして０とするので、ＡＮＤ
ゲート３２の出力は１となり、調節方向レジスタ３５の
出力、すなわち、内部信号ＡＤＩＲの値が１なので、Ｅ
ＯＲゲート３４により選択信号として０が出力され、マ
ルチプレクサ２９はその出力として内部信号”１”を選
択する。ダウンカウンタ２７のカウントダウンは１まで
進む（Ｔ7 ）。次の内部クロックの立ち上がりエッジ
（Ｔ8 ）で前転送用クロックが立ち上がり、カウンタ初
期化信号が１になるので、ダウンカウンタ２７のカウン
トダウンは再び５に初期化される。すなわち、選択信号
が１の場合よりも１だけ少ないカウントでカウントダウ
ンを終了する。続く内部クロックの立ち上がりエッジ
（Ｔ9 ）で前転送用クロックが立ち下がり、カウンタ初
期化信号が０になるので、ダウンカウンタ２７のダウン
カウントが開始され、それと同時に転送用クロックがト
グルされて１になるので、シフトレジスタ２５が１ビッ
トシフトされ、周期調節信号が０に戻り、これで周期調
節信号が１の場合の転送用クロックの１周期の生成が完
了する。

【０１４９】この場合、転送用クロックの１周期は、内
部クロックの（６＋５）、すなわち、１１周期となる。
次の転送クロックの生成では、周期調節信号が０なので
ダウンカウンタ２７のダウンカウントが０まで進むの
で、この場合の転送用クロックの１周期は、内部クロッ
クの（６＋６）、すなわち、１２周期となる。

【０１５０】次に、本発明の第２の実施例について、図
７を参照して説明する。

【０１５１】第２の実施例は、周期調節信号をｎビット
のサイクリックシフトレジスタ１２５によって出力する
ものである。スタンバイ信号が１のときに、ｎビットの
周期調節値の設定されたサイクリックシフトレジスタ１
２４から指定されたｎビットの値がサイクリックシフト
レジスタ１２５の初期値となる。

【０１５２】図９にｎビットのサイクリックシフトレジ
スタ１２５の実施例を示す。

【０１５３】第１実施例の１２ビットのシフトレジスタ
２５との違いは、周期調節信号が最上位ビットのレジス
タの入力にフィードバックされており、ｎが１１以下の
数の場合、１キャラクタ、すなわち、１２etu のデータ
の転送では、周期調節信号の値として２度以上同じ値が
使用されることになる。例えばｎが４である場合、周期
調節値指定レジスタ１２４で指定された４ビットの値が
１キャラクタ、すなわち１２etu のデータ転送で３回繰
り返し使用される。

【０１５４】可能なｎの値は、２から１２であり、ｎが
大きくなればなるほど通信周期をよりきめ細かに調節で
きるようになるが、その反面、回路規模がそれだけ大き
くなる。また、例えば、ＣＰＵなどの制御装置との接続
が８ビット幅のデータバスで実現されている場合など
で、ｎが８よりも大きい値であると、制御装置との接続
がサイクリックシフトレジスタ１２５に値を設定するた
めに少なくとも２回アクセスしなければならないので、
ｎを８以下にすることはＣＰＵなどの制御装置のアクセ
ス時間を節約する効果もある。

【０１５５】また、ｎが１２のときは、第１実施例と効
果が同一となるので、この第２の実施例は、第１実施例
の一般化された形態と見做すことができる。

【０１５６】なお、ｎビットのレジスタ１２４に設定さ
れた値の導出には、ｎが１２の場合、すなわち、第１実
施例の場合と同様に、ｍの数だけ繰り返せばよい。

【０１５７】次に、本発明の第３の実施例について、図
８を参照して説明する。

【０１５８】図８において、ＲＯＭアドレス指定レジス
タ２２６によってそのアドレスを指定される周期調節値
指定テーブルＲＯＭ２２４の出力、すなわち、指定され
たアドレスのデータ出力が、ｎビットのサイクリックシ
フトレジスタ１２５の値及び内部信号ＡＤＩＲの値を決
定する。この例では、制御装置は、サイクリックシフト
レジスタ１２５の値の算出を行なわずに、単に初期応答
によって得られたデータ転送のクロックとカード用クロ
ックの周期の比をＲＯＭアドレス指定レジスタ２２６に
入力するだけでよいので、制御装置の演算の負担を軽減
するという効果が得られる。

【０１５９】また、本発明の第２の実施態様において
は、外部端子付きＩＣカードの接続装置の場合に限定さ
れず、予め周期調節値を転送データのキャラクタの全ビ
ットについて設定することにより、第１のクロックから
生成される１２ビット長以外の第２のクロックの周期調
節に対しても上述の実施例と同様にして適用することが
可能である。

【０１６０】

【発明の効果】上述のように本発明は、転送用クロック
周期とカード用クロック周期との比に応じて、データ転
送のクロック周期を各ビットごとに調節することによ
り、転送用クロックのずれの累積によるデータの誤転送
を防止できるので、データ転送速度の整数倍でない低い
周波数のクロック源の使用を可能とし、クロック源の選
択範囲を拡大できると共に、外部への電磁障害を低減で
きる効果がある。

【０１６１】また、データ転送のクロック周期を各ビッ
トごとに調節することにより、回路構成をディジタル化
できるので、低消費電力化、接続装置の高集積化、小型
化が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の接続装置のクロック周期調節装置の１
例のブロック図である。

【図２】ＡＤＩＲ＝０のときのデータ転送の信号波形で
ある。（Ａ）１キャラクタ（１２ etu）の信号波形である。（Ｂ）Ａで示される範囲を拡大した信号波形である。

【図３】ＡＤＩＲ＝１のときの１キャラクタのデータ転
送の信号波形である。（Ａ）１キャラクタ（１２ etu）の信号波形である。（Ｂ）Ｂで示される範囲を拡大した信号波形である。

【図４】本発明の接続装置の第１実施例のブロック図で
ある。

【図５】第１実施例の比較器２８の回路図である。

【図６】第１実施例の１２ビットのシフトレジスタ２５
の回路図である。

【図７】本発明のクロック周期調節装置の第２実施例の
ブロック図である。

【図８】本発明のクロック周期調節装置の第３実施例の
ブロック図である。

【図９】ｎビットシフトレジスタ１２５の回路図であ
る。

【図１０】パラメータ算出のフローチャートである。

【図１１】従来の接続装置の１例のブロック図である。

【符号の説明】

１クロック周期調節装置２転送クロック生成部２０内部クロック分周比レジスタ２１内部クロック発生器２２カード用クロック分周比設定レジスタ２３カード用クロック発生器２４，１２４周期調節値レジスタ２５，１２５シフトレジスタ２６カウンタ値レジスタ２７ダウンカウンタ２８，２８ｘ，２８ｙ比較器２９マルチプレクサ３０Ｄフリップフロップ、ＤＦＦ３１トグルフリップフロップ、ＴＦＦ３２ＡＮＤゲート３３ＯＲゲート３４ＥＯＲゲート３５調節方向指定レジスタ４０インバータ４１ＮＯＲゲート４２，４３ＡＮＤゲート４４フリップフロップ、ＤＦＦ４５，４７ＡＮＤゲート４６レジスタセル５０ＩＣカード５１接続装置５２制御装置５３スタンバイ信号生成回路５４シリアル・パラレル変換器５７ホストバス２２４周期調節値指定テーブルＲＯＭ２２６ＲＯＭアドレス指定レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】源クロックを入力して内部クロックと外部
端子付きＩＣカードを駆動するカード用クロックとデー
タ転送用クロックとを生成する接続装置のクロック周期
調節方法において、クロック源の周波数を分周してそれぞれ所定の周期の内
部クロックとＩＣカードの動作に必要なカード用クロッ
クとを生成し、規定のデータ転送用クロック対カード用クロックの周期
比に応じて求められる一定の周期で前記内部クロックを
サンプリングして、非同期伝送におけるスタートビット
を含む１キャラクタ分１２ビット相当の第１のクロック
を生成し、定められた補正方法によって前記第１のクロックのサン
プリング周期を逐次補正して転送用クロックとして出力
することを特徴とするクロック周期調節方法。
【請求項２】内部クロックからのサンプリング周期の補
正は、データ転送用クロック対カード用クロックの規定
の周期比から求められたサンプリング周期の端数整理に
伴う誤差の累積を１つの内部クロックの追加または減少
により解消できるキャラクタ内のビット位置と、１クロ
ックの追加か減少かの方向とを示すことにより行なわれ
る請求項１に記載のクロック周期調節方法。
【請求項３】源クロックを入力して内部クロックと外部
端子付きＩＣカードを駆動するカード用クロックとを生
成し、前記内部クロックからデータ転送用クロックを生
成する外部端子付きＩＣカードの接続装置のクロック周
期調節装置において、前記生成された内部クロックを入力し、データ転送用ク
ロックとカード用クロックの周期比として定められた値
に対応して定められる一定の周期でサンプリングしてデ
ータ転送用クロックを生成するデータ転送用クロック生
成手段と、データ転送用クロック生成手段のサンプリング周期を１
内部クロック分だけ調節すべきビット位置をスタートビ
ットを含む１キャラクタの全てのビットの形式で指示す
る周期調節値指示手段と、前記サンプリング周期の調節が、１内部クロック分の増
加であるか、または減少であるかを指示する調節方向指
示手段とを含む転送周期調節装置を有することを特徴と
するクロック周期調節装置。
【請求項４】データ転送用クロック生成手段は、指定さ
れた内部クロックのクロック数をダウンカウントするダ
ウンカウンタと、入力した内部クロックをダウンカウン
タの出力に応じてサンプリングしてデータ転送用クロッ
クとして出力するフリップフロップとを含み、周期調節
値指示手段は、データ転送用クロック生成手段の生成し
たデータ転送用クロックと、データのスタートビットの
検出により入力されるスタンバイ信号とを入力して、保
持する周期調節値と１ビットずつ照合するシフトレジス
タを含み、調節方向指示手段は、周期調節値指示手段の
出力が増加、減少のいずれであるかの区別を示す値が設
定される請求項３に記載のクロック周期調節装置。
【請求項５】サンプリング周期調節のビット位置を示す
１２ビットの周期調節値が設定されるレジスタを有する
請求項４に記載のクロック周期調節装置。
【請求項６】サンプリング周期調節のビット位置を示す
１２ビットの周期調節値が格納されるＲＯＭを有する請
求項４に記載のクロック周期調節装置。