JP2001203676A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001203676A JP2001203676A JP2000014263A JP2000014263A JP2001203676A JP 2001203676 A JP2001203676 A JP 2001203676A JP 2000014263 A JP2000014263 A JP 2000014263A JP 2000014263 A JP2000014263 A JP 2000014263A JP 2001203676 A JP2001203676 A JP 2001203676A
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- JP
- Japan
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- circuit
- clock
- output
- signal
- delay
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【課題】クロックに同期してデータを受信するチップに
おいてデータに対して遅延をかけることなく、クロック
にのみ遅延をかけることで精度良くデータとクロックと
の同期を取るための回路を提供する。 【解決手段】入力信号（ＤＡＴＡ）とクロック（φｉ）
との位相のずれを検出するための第1の回路２と、検出
された位相のずれを遅延時間の制御電圧に変換するため
の第2の回路３と、制御電圧に応じた遅延を発生させて
クロック（φｉ）を遅延させてサンプリング・クロック
を作る第3の回路４と、サンプリング・クロックのタイ
ミングで入力信号を取り込む第4の回路５を具備する回
路である。第2の回路３は、離散的に遅延時間を制御す
る手段を有し、第3の回路４は、内部に記憶素子および
制御エラーを検出する第5の回路を具備する。
おいてデータに対して遅延をかけることなく、クロック
にのみ遅延をかけることで精度良くデータとクロックと
の同期を取るための回路を提供する。 【解決手段】入力信号（ＤＡＴＡ）とクロック（φｉ）
との位相のずれを検出するための第1の回路２と、検出
された位相のずれを遅延時間の制御電圧に変換するため
の第2の回路３と、制御電圧に応じた遅延を発生させて
クロック（φｉ）を遅延させてサンプリング・クロック
を作る第3の回路４と、サンプリング・クロックのタイ
ミングで入力信号を取り込む第4の回路５を具備する回
路である。第2の回路３は、離散的に遅延時間を制御す
る手段を有し、第3の回路４は、内部に記憶素子および
制御エラーを検出する第5の回路を具備する。
Description
【０００１】
【発明が属する技術分野】この発明は、クロック信号に
同期させて入力信号を取り込む半導体集積回路装置に関
するものである。
同期させて入力信号を取り込む半導体集積回路装置に関
するものである。
【０００２】
【従来の技術】クロックに同期して入力信号を取り込む
システムにおいては、データを送信する側では、データ
を受信する側が正しいタイミングでデータを取り込むこ
とができるように、データとクロックの位相を揃えて出
力する。しかし、送信側と受信側の間の距離が長くなり
各伝送線の長さのばらつきが無視できなくなること、各
伝送線の特性インピーダンスが一定とみなせないこと、
データの伝送速度が高速になりデータとクロックとの間
のタイミングのずれが相対的に大きくなること、等の理
由により受信側に届くデータとクロックのタイミングは
変化してしまう。
システムにおいては、データを送信する側では、データ
を受信する側が正しいタイミングでデータを取り込むこ
とができるように、データとクロックの位相を揃えて出
力する。しかし、送信側と受信側の間の距離が長くなり
各伝送線の長さのばらつきが無視できなくなること、各
伝送線の特性インピーダンスが一定とみなせないこと、
データの伝送速度が高速になりデータとクロックとの間
のタイミングのずれが相対的に大きくなること、等の理
由により受信側に届くデータとクロックのタイミングは
変化してしまう。
【０００３】従来、このように正しくないタイミングで
届くデータとクロックの同期をとるために、入力信号に
遅延をかけてクロックと位相が揃うように調整し、デー
タをフリップフロップで取り込むようにしている。しか
しながら、規則的ではない入力信号に対して、パターン
に依存せずに一定の遅延をかけることは、入力信号の速
度が高速になるにつれて困難になる。
届くデータとクロックの同期をとるために、入力信号に
遅延をかけてクロックと位相が揃うように調整し、デー
タをフリップフロップで取り込むようにしている。しか
しながら、規則的ではない入力信号に対して、パターン
に依存せずに一定の遅延をかけることは、入力信号の速
度が高速になるにつれて困難になる。
【０００４】これに対して、データの伝送速度に比べ
て、その数倍の速度でデータをサンプリングするオーバ
ーサンプリング技術を用いてデータとクロックの位相の
ずれを合わせる方式がある（USP5,905,769）。この方式
ではデータとクロックの位相を合わせるための遅延回路
は必要としない。しかしながら、データの伝送速度に比
べて速くデータをサンプルするために、高速なクロック
もしくは多相のクロックを必要とする。このためには、
それに合わせて伝送されてくるクロックとチップ内部の
クロックの位相を合わせるためのPLL(Phase Locked Loo
p)回路が十分に高速でなければならない。このため、PL
L回路の速度を十分に高速にできないためにデータの伝
送速度を上げられなくなるという問題が生じる。また、
データの伝送速度の数倍データをサンプルするために、
データをサンプルするための回路も等しい倍数だけ必要
になり、回路規模が大きくなり、消費電力も増加すると
いう欠点もある。
て、その数倍の速度でデータをサンプリングするオーバ
ーサンプリング技術を用いてデータとクロックの位相の
ずれを合わせる方式がある（USP5,905,769）。この方式
ではデータとクロックの位相を合わせるための遅延回路
は必要としない。しかしながら、データの伝送速度に比
べて速くデータをサンプルするために、高速なクロック
もしくは多相のクロックを必要とする。このためには、
それに合わせて伝送されてくるクロックとチップ内部の
クロックの位相を合わせるためのPLL(Phase Locked Loo
p)回路が十分に高速でなければならない。このため、PL
L回路の速度を十分に高速にできないためにデータの伝
送速度を上げられなくなるという問題が生じる。また、
データの伝送速度の数倍データをサンプルするために、
データをサンプルするための回路も等しい倍数だけ必要
になり、回路規模が大きくなり、消費電力も増加すると
いう欠点もある。
【０００５】
【発明が解決しようとする課題】クロックに同期してデ
ータを受信するチップにおいては、受信するデータとク
ロックとの同期を取るために遅延回路が必要とされる。
しかし、高速な入力信号を、信号のパターンに依存せず
に精度良く遅延させることは、難しく消費電力も大きく
なってしまうという問題がある。
ータを受信するチップにおいては、受信するデータとク
ロックとの同期を取るために遅延回路が必要とされる。
しかし、高速な入力信号を、信号のパターンに依存せず
に精度良く遅延させることは、難しく消費電力も大きく
なってしまうという問題がある。
【０００６】本発明は、入力データに対して遅延をかけ
ることなく、クロックにのみ遅延をかけることにより精
度良くデータとクロックとの同期を取るための回路を提
供する。
ることなく、クロックにのみ遅延をかけることにより精
度良くデータとクロックとの同期を取るための回路を提
供する。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、入力信号とクロックとの位相のずれを
検出するための第1の回路と、検出された位相のずれを
遅延の制御電圧に変換するための第2の回路と、制御電
圧に応じた遅延を発生させてクロックを遅延させる第3
の回路と、遅延させたクロックのタイミングで入力信号
を取り込む第4の回路とを具備する回路であることを特
徴とする。前記第2の回路は、離散的に遅延時間を制御
する手段を有し、遅延時間を制御できる時間範囲が、少
なくとも入力信号1ビット分が伝送される時間と、制御
できる最小遅延時間幅との合計よりも大きいか、または
前記第2の回路は、連続的に遅延時間を制御する手段を
有し、遅延時間を制御できる時間範囲が、少なくとも入
力信号1ビット分が伝送される時間よりも大きいという
特徴を有していてもよい。前記第3の回路は、内部に記
憶素子および制御エラーを検出する第5の回路を具備
し、該記憶素子の値を最大値よりも大きくしようとした
場合や、最小値よりも小さくしようとした場合には、最
大値および最小値を除く最大値と最小値の間の値に設定
されるという特徴を有していてもよい。
に、本発明では、入力信号とクロックとの位相のずれを
検出するための第1の回路と、検出された位相のずれを
遅延の制御電圧に変換するための第2の回路と、制御電
圧に応じた遅延を発生させてクロックを遅延させる第3
の回路と、遅延させたクロックのタイミングで入力信号
を取り込む第4の回路とを具備する回路であることを特
徴とする。前記第2の回路は、離散的に遅延時間を制御
する手段を有し、遅延時間を制御できる時間範囲が、少
なくとも入力信号1ビット分が伝送される時間と、制御
できる最小遅延時間幅との合計よりも大きいか、または
前記第2の回路は、連続的に遅延時間を制御する手段を
有し、遅延時間を制御できる時間範囲が、少なくとも入
力信号1ビット分が伝送される時間よりも大きいという
特徴を有していてもよい。前記第3の回路は、内部に記
憶素子および制御エラーを検出する第5の回路を具備
し、該記憶素子の値を最大値よりも大きくしようとした
場合や、最小値よりも小さくしようとした場合には、最
大値および最小値を除く最大値と最小値の間の値に設定
されるという特徴を有していてもよい。
【０００８】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照して説明する。
図面を参照して説明する。
【０００９】
【実施例】図1は、この発明の実施形態に係る半導体集
積回路装置の回路図である。
積回路装置の回路図である。
【００１０】図1に示す、PLL回路1は、外部から受信す
るクロックに同期してチップの内部に安定したクロック
を供給するための回路である。PLL回路1の出力信号φ1~
φnの周波数は受信したクロックに同期しているが、位
相がそれぞれ360/n度だけずれていて、n相のクロックが
チップ内部に供給されている。
るクロックに同期してチップの内部に安定したクロック
を供給するための回路である。PLL回路1の出力信号φ1~
φnの周波数は受信したクロックに同期しているが、位
相がそれぞれ360/n度だけずれていて、n相のクロックが
チップ内部に供給されている。
【００１１】図1の可変遅延回路4は、外部から遅延量を
制御できる端子を有していて、図1のPLL回路1から供給
されるn相クロックφ1~φnを、それぞれ等しい時間だけ
遅延させたn相のサンプリング・クロックφ1d〜φndを
作りだし、図1のフリップフロップ回路5へ供給する。
制御できる端子を有していて、図1のPLL回路1から供給
されるn相クロックφ1~φnを、それぞれ等しい時間だけ
遅延させたn相のサンプリング・クロックφ1d〜φndを
作りだし、図1のフリップフロップ回路5へ供給する。
【００１２】図1のフリッププロップ回路5は、n相サン
プリング・クロックの立ち上がりエッジのタイミング
で、伝送されてくるデータを取り込む。n相サンプリン
グ・クロックと、伝送されてくるデータとの位相がそろ
っている時、図1のフリップフロップ回路5は正しいタイ
ミングでデータを取り込むことができる。しかし、集積
回路チップに供給される電源電圧の変動などによる外部
からの擾乱や信号パターンに依存して生じるジッターの
ために、信号が変化する時間が揺らいでしまうため、サ
ンプリング・クロックと伝送されてくるデータの位相が
あっていない時には、誤ったデータを取りこんでしまう
可能性がある。
プリング・クロックの立ち上がりエッジのタイミング
で、伝送されてくるデータを取り込む。n相サンプリン
グ・クロックと、伝送されてくるデータとの位相がそろ
っている時、図1のフリップフロップ回路5は正しいタイ
ミングでデータを取り込むことができる。しかし、集積
回路チップに供給される電源電圧の変動などによる外部
からの擾乱や信号パターンに依存して生じるジッターの
ために、信号が変化する時間が揺らいでしまうため、サ
ンプリング・クロックと伝送されてくるデータの位相が
あっていない時には、誤ったデータを取りこんでしまう
可能性がある。
【００１３】図1の位相検出回路2は、サンプリング・ク
ロックと伝送されてくるデータとの位相関係を調べて、
データに対してサンプリング・クロックが進んでいる、
もしくは遅れているという信号を発生させる回路であ
る。図1に示す実施形態においては、位相検出回路2は、
図1のフリップフロップ回路5の出力のみを用いて位相が
進んでいるか、遅れているかを検出し出力している。図
1の位相検出回路2に入力されている信号Di・Di+1はi番
目及び(i+1)番目の位相のサンプリング・クロックのタ
イミングで動作するフリップフロップ回路5の出力であ
り、信号Di,i+1は、i番目と(i+1)番目の位相のサンプリ
ング・クロックの中間の位相のサンプリング・クロック
で動作するフリップフロップ回路の出力である。
ロックと伝送されてくるデータとの位相関係を調べて、
データに対してサンプリング・クロックが進んでいる、
もしくは遅れているという信号を発生させる回路であ
る。図1に示す実施形態においては、位相検出回路2は、
図1のフリップフロップ回路5の出力のみを用いて位相が
進んでいるか、遅れているかを検出し出力している。図
1の位相検出回路2に入力されている信号Di・Di+1はi番
目及び(i+1)番目の位相のサンプリング・クロックのタ
イミングで動作するフリップフロップ回路5の出力であ
り、信号Di,i+1は、i番目と(i+1)番目の位相のサンプリ
ング・クロックの中間の位相のサンプリング・クロック
で動作するフリップフロップ回路の出力である。
【００１４】図1の位相検出回路2の詳しい動作を説明す
るため、図2に信号動作を説明するためのタイミングチ
ャートを、図3に回路構成を示す。図2の信号DATAの値
は、サンプリング・クロックφi、φi,i+1、φi+1の立
ち上がりエッジのタイミングで図1のフリップフロップ
回路5に取り込まれる。図1のフリップフロップ回路5
は、サンプリング・クロックの立ち上がりエッジの時点
での信号DATAの値を出力する。図2の時間t1の時点は、
サンプリング・クロックφiの立ち上がりエッジである
ため、その時の信号DATAの値である“H”が図1のフリッ
プフロップ回路5の出力Diとして出力される。図2の時間
t2の時点は、サンプリング・クロックφi,i+1の立ち上
がりエッジであるため、その時点での信号DATAの値であ
る“H”が図1のフリップフロップ回路5の出力Di,i+1と
して出力される。同様にして、図2の時間t3,t4,t5,t6の
時点では、それぞれ“L”が図1のフリップフロップ回路
5から出力される。
るため、図2に信号動作を説明するためのタイミングチ
ャートを、図3に回路構成を示す。図2の信号DATAの値
は、サンプリング・クロックφi、φi,i+1、φi+1の立
ち上がりエッジのタイミングで図1のフリップフロップ
回路5に取り込まれる。図1のフリップフロップ回路5
は、サンプリング・クロックの立ち上がりエッジの時点
での信号DATAの値を出力する。図2の時間t1の時点は、
サンプリング・クロックφiの立ち上がりエッジである
ため、その時の信号DATAの値である“H”が図1のフリッ
プフロップ回路5の出力Diとして出力される。図2の時間
t2の時点は、サンプリング・クロックφi,i+1の立ち上
がりエッジであるため、その時点での信号DATAの値であ
る“H”が図1のフリップフロップ回路5の出力Di,i+1と
して出力される。同様にして、図2の時間t3,t4,t5,t6の
時点では、それぞれ“L”が図1のフリップフロップ回路
5から出力される。
【００１５】ここで、図2の時間t1,t2,t3に注目してみ
る。図2の時間t1で出力Diが“H”に、時間t3で出力Di+1
が“L”になっているため、時間t1と時間t3の間で信号D
ATAのレベルが遷移したことになる。この時、サンプリ
ング・クロックφiとφi+1の中間の位相のサンプリング
・クロックφi,i+1を用いたフリップフロップ回路5の出
力Di,i+1を調べることで、サンプリング・クロックに対
して信号DATAの位相が進んでいるのか、遅れているのか
が把握することができる。Di,i+1の値が、Diの値と等し
ければ、信号DATAの遷移は時間t2とt3の間で起こったこ
とになるため、サンプリング・クロックが信号DATAに対
して進んでいることになる。逆に、Di,i+1の値が、Di+1
の値と等しければ、信号DATAの遷移は時間t1とt2の間で
起こったことになるため、サンプリング・クロックの位
相は、信号DATAに対して遅れていることになる。図2の
時間t1〜t3の場合には、DiとDi,i+1の値が等しいため、
サンプリング・クロックの位相は信号DATAに対して進ん
でいる。
る。図2の時間t1で出力Diが“H”に、時間t3で出力Di+1
が“L”になっているため、時間t1と時間t3の間で信号D
ATAのレベルが遷移したことになる。この時、サンプリ
ング・クロックφiとφi+1の中間の位相のサンプリング
・クロックφi,i+1を用いたフリップフロップ回路5の出
力Di,i+1を調べることで、サンプリング・クロックに対
して信号DATAの位相が進んでいるのか、遅れているのか
が把握することができる。Di,i+1の値が、Diの値と等し
ければ、信号DATAの遷移は時間t2とt3の間で起こったこ
とになるため、サンプリング・クロックが信号DATAに対
して進んでいることになる。逆に、Di,i+1の値が、Di+1
の値と等しければ、信号DATAの遷移は時間t1とt2の間で
起こったことになるため、サンプリング・クロックの位
相は、信号DATAに対して遅れていることになる。図2の
時間t1〜t3の場合には、DiとDi,i+1の値が等しいため、
サンプリング・クロックの位相は信号DATAに対して進ん
でいる。
【００１６】次に、図2の時間t4,t5,t6に注目してみ
る。時間t4とt6の間に、信号DATAの遷移がないため、フ
リップフロップ回路5の出力Di,Di,i+1,Di+1は全て等し
い値になる。このような場合、サンプリング・クロック
と信号DATAとの位相関係を調べることはできない。
る。時間t4とt6の間に、信号DATAの遷移がないため、フ
リップフロップ回路5の出力Di,Di,i+1,Di+1は全て等し
い値になる。このような場合、サンプリング・クロック
と信号DATAとの位相関係を調べることはできない。
【００１７】図3は位相検出回路の実施例である。フリ
ップフロップ回路5の出力Di,Di,i+1,Di+1が入力として
与えられている。フリップフロップ回路5の出力DiとDi,
i+1が等しい時には、図3のXORゲート6は“L”レベルを
出力する。同様にして出力DiとDi,i+1が等しくない時に
は、XORゲート6は“H”レベルを出力する。このXORゲー
ト6の出力のレベルを見て、“L”レベルの時はサンプリ
ング・クロックの位相が進んでいると判断し、“H”レ
ベルの時は、サンプリング・クロックの位相が遅れてい
ると判断する。しかし、前述のように、信号DATAが遷移
しない時間は、サンプリング・クロックと信号DATAの位
相関係を調べることはできない。この時には、XORゲー
ト8がサンプリング・クロックと信号DATAとの位相関係
の判断が無効であることを示す信号CANCELを出力する。
すなわち、信号DATAの遷移が無い時には、フリップフロ
ップ回路5の出力Di,Di,i+1,Di+1は全て同じ値であるた
め、XORゲート8は“L”レベルを出力する。
ップフロップ回路5の出力Di,Di,i+1,Di+1が入力として
与えられている。フリップフロップ回路5の出力DiとDi,
i+1が等しい時には、図3のXORゲート6は“L”レベルを
出力する。同様にして出力DiとDi,i+1が等しくない時に
は、XORゲート6は“H”レベルを出力する。このXORゲー
ト6の出力のレベルを見て、“L”レベルの時はサンプリ
ング・クロックの位相が進んでいると判断し、“H”レ
ベルの時は、サンプリング・クロックの位相が遅れてい
ると判断する。しかし、前述のように、信号DATAが遷移
しない時間は、サンプリング・クロックと信号DATAの位
相関係を調べることはできない。この時には、XORゲー
ト8がサンプリング・クロックと信号DATAとの位相関係
の判断が無効であることを示す信号CANCELを出力する。
すなわち、信号DATAの遷移が無い時には、フリップフロ
ップ回路5の出力Di,Di,i+1,Di+1は全て同じ値であるた
め、XORゲート8は“L”レベルを出力する。
【００１８】図1の遅延制御回路3は、位相検出回路2か
ら受け取った信号から位相が進んでいるか遅れているか
を判断し、遅延制御回路3内に持つ記憶素子の値を増減
させる。内部の記憶素子の値に応じた遅延制御信号を、
前記可変遅延回路4に送ることで遅延時間を変化させ
る。サンプリング・クロックの方が伝送されてくるデー
タよりも進んでいる時には、遅延回路の遅延を増加させ
るように遅延制御信号を変化させ、サンプリング・クロ
ックの方が伝送されてくるデータよりも遅れている時に
は、遅延回路の遅延を減少させるように遅延制御信号を
変化させることで、サンプリング・クロックと伝送され
てくるデータの位相のずれが小さくなるように制御でき
る。
ら受け取った信号から位相が進んでいるか遅れているか
を判断し、遅延制御回路3内に持つ記憶素子の値を増減
させる。内部の記憶素子の値に応じた遅延制御信号を、
前記可変遅延回路4に送ることで遅延時間を変化させ
る。サンプリング・クロックの方が伝送されてくるデー
タよりも進んでいる時には、遅延回路の遅延を増加させ
るように遅延制御信号を変化させ、サンプリング・クロ
ックの方が伝送されてくるデータよりも遅れている時に
は、遅延回路の遅延を減少させるように遅延制御信号を
変化させることで、サンプリング・クロックと伝送され
てくるデータの位相のずれが小さくなるように制御でき
る。
【００１９】図4に、図1の遅延制御回路3と図1の可変遅
延回路4を合わせた部分の第1の実施形態を示す。この回
路は遅延制御回路3がディジタル的に動作し、アナログ
可変遅延回路4-1をアナログ的に制御する形態のもので
ある。この形態では、前記記憶素子にあたるものは、カ
ウンタ回路11である。カウンタ回路11は、CLOCK信号の
立ち上がりエッジもしくは立下りエッジのどちらかで、
UP信号のレベルが“H”の時にはカウントアップ、DOWN
信号のレベルが“L”の時にはカウントダウンの動作を
行う。UP信号とDOWN信号の両方が“H”レベルにある時
には、CANCEL信号が“L”レベルになるために、NANDゲ
ート10の出力はCLOCK信号の動作にかかわらず“H”レベ
ルに固定されるため、カウンタ回路11は動作せず、矛盾
は生じない。
延回路4を合わせた部分の第1の実施形態を示す。この回
路は遅延制御回路3がディジタル的に動作し、アナログ
可変遅延回路4-1をアナログ的に制御する形態のもので
ある。この形態では、前記記憶素子にあたるものは、カ
ウンタ回路11である。カウンタ回路11は、CLOCK信号の
立ち上がりエッジもしくは立下りエッジのどちらかで、
UP信号のレベルが“H”の時にはカウントアップ、DOWN
信号のレベルが“L”の時にはカウントダウンの動作を
行う。UP信号とDOWN信号の両方が“H”レベルにある時
には、CANCEL信号が“L”レベルになるために、NANDゲ
ート10の出力はCLOCK信号の動作にかかわらず“H”レベ
ルに固定されるため、カウンタ回路11は動作せず、矛盾
は生じない。
【００２０】カウンタ回路11の出力はディジタル・アナ
ログ変換回路9に送られ、アナログ可変遅延回路4-1を制
御するアナログ値に変換される。アナログ可変遅延回路
4-1は、電流を連続的に制御することで遅延時間を連続
的に変化させることができる。前記ディジタル・アナロ
グ変換回路9とアナログ可変遅延回路4-1は、従来技術で
良く知られている回路を用いて実現可能であり、詳しい
説明は省略する。ただし、前記カウンタ回路11の出力で
制御できる最小の遅延時間幅をTdivとし、信号DATAの1
ビット分の伝送時間をTbitとした時、TdivとTbitとカウ
ンタ回路の出力状態数nとの関係は Tdiv＞Tbit/(n-1) と表される遅延時間になるようアナログ可変遅延回路4-
1とディジタル・アナログ変換回路9の回路定数は設定し
てある。この時、遅延時間を制御できる範囲Tallに対し
て、 Tall＞Tbit+Tdiv で表される関係が成り立つ。このようにすることで、可
変遅延範囲内に少なくとも1点以上の、サンプリング・
クロックと伝送されてくる信号DATAとの位相がロックす
る点が存在する。そして、カウンタ回路11の出力が全て
“H”レベルの状態から全て“L”レベルの状態へ、また
はその逆へ変化するクリティカルな範囲以外のところに
少なくとも1点以上、サンプリング・クロックと信号DAT
Aの位相がロックする点が存在するようになる。
ログ変換回路9に送られ、アナログ可変遅延回路4-1を制
御するアナログ値に変換される。アナログ可変遅延回路
4-1は、電流を連続的に制御することで遅延時間を連続
的に変化させることができる。前記ディジタル・アナロ
グ変換回路9とアナログ可変遅延回路4-1は、従来技術で
良く知られている回路を用いて実現可能であり、詳しい
説明は省略する。ただし、前記カウンタ回路11の出力で
制御できる最小の遅延時間幅をTdivとし、信号DATAの1
ビット分の伝送時間をTbitとした時、TdivとTbitとカウ
ンタ回路の出力状態数nとの関係は Tdiv＞Tbit/(n-1) と表される遅延時間になるようアナログ可変遅延回路4-
1とディジタル・アナログ変換回路9の回路定数は設定し
てある。この時、遅延時間を制御できる範囲Tallに対し
て、 Tall＞Tbit+Tdiv で表される関係が成り立つ。このようにすることで、可
変遅延範囲内に少なくとも1点以上の、サンプリング・
クロックと伝送されてくる信号DATAとの位相がロックす
る点が存在する。そして、カウンタ回路11の出力が全て
“H”レベルの状態から全て“L”レベルの状態へ、また
はその逆へ変化するクリティカルな範囲以外のところに
少なくとも1点以上、サンプリング・クロックと信号DAT
Aの位相がロックする点が存在するようになる。
【００２１】さらに前記カウンタ回路11に、制御エラー
検出回路12を付加することで、通常のカウンタ回路の動
作と異なる以下のような動作を行う。カウンタ回路11の
出力が全て“L”レベルの時にカウントダウンしようと
すると制御エラーと判断し、最も上位の桁のビットは
“L”レベルのまま残りの桁のビットは“H”に変化す
る。同様に、全て“H”レベルの時にカウントアップし
ようとすると制御エラーと判断し、最も上位の桁のビッ
トは“H”レベルのまま残りの桁のビットは“L”に変化
する。この動作をすることで、カウンタ11の出力は、最
も小さい値から最も大きい値へ、もしくは最も大きい値
から最も小さい値へ変化することがなくなり、最も小さ
い値や最も大きい値からほぼ真中の値へと変化する。こ
のようにすることで、少なくとも1点以上存在するクリ
ティカルな範囲以外のロック点に、サンプリング・クロ
ックと信号DATAの位相をロックさせることができる。
検出回路12を付加することで、通常のカウンタ回路の動
作と異なる以下のような動作を行う。カウンタ回路11の
出力が全て“L”レベルの時にカウントダウンしようと
すると制御エラーと判断し、最も上位の桁のビットは
“L”レベルのまま残りの桁のビットは“H”に変化す
る。同様に、全て“H”レベルの時にカウントアップし
ようとすると制御エラーと判断し、最も上位の桁のビッ
トは“H”レベルのまま残りの桁のビットは“L”に変化
する。この動作をすることで、カウンタ11の出力は、最
も小さい値から最も大きい値へ、もしくは最も大きい値
から最も小さい値へ変化することがなくなり、最も小さ
い値や最も大きい値からほぼ真中の値へと変化する。こ
のようにすることで、少なくとも1点以上存在するクリ
ティカルな範囲以外のロック点に、サンプリング・クロ
ックと信号DATAの位相をロックさせることができる。
【００２２】図5に、図1の遅延制御回路3と図1の可変遅
延回路4を合わせた部分の第2の実施形態を示す。この回
路は遅延制御回路3がディジタル的に動作し、ディジタ
ル可変遅延回路4-2をディジタル的に制御する形態のも
のである。NANDゲート10、カウンタ回路11と最大値・最
小値検出回路12は、前記図4のNANDゲート10、カウンタ
回路11および最大値・最小値検出回路12と同様の動作を
行うため、説明は省略する。ディジタル可変遅延回路4-
2は、図5中の14,15,16,17に示したゲートの段数を変化
させることで遅延時間を変化させた複数の遅延時間の異
なる信号を作りだし、カウンタ回路11の出力の値により
どの遅延時間の信号を用いるか選択するセレクタ回路13
を有することで遅延時間の制御を行う回路である。
延回路4を合わせた部分の第2の実施形態を示す。この回
路は遅延制御回路3がディジタル的に動作し、ディジタ
ル可変遅延回路4-2をディジタル的に制御する形態のも
のである。NANDゲート10、カウンタ回路11と最大値・最
小値検出回路12は、前記図4のNANDゲート10、カウンタ
回路11および最大値・最小値検出回路12と同様の動作を
行うため、説明は省略する。ディジタル可変遅延回路4-
2は、図5中の14,15,16,17に示したゲートの段数を変化
させることで遅延時間を変化させた複数の遅延時間の異
なる信号を作りだし、カウンタ回路11の出力の値により
どの遅延時間の信号を用いるか選択するセレクタ回路13
を有することで遅延時間の制御を行う回路である。
【００２３】図5に示した第2の実施形態は、アナログ的
な回路が無いために、設計が容易で雑音に強いという特
徴がある。しかし、制御できる遅延時間の分解能がゲー
トの遅延時間で制限されてしまうために、細かい遅延時
間の調整はできない。
な回路が無いために、設計が容易で雑音に強いという特
徴がある。しかし、制御できる遅延時間の分解能がゲー
トの遅延時間で制限されてしまうために、細かい遅延時
間の調整はできない。
【００２４】図6に、図1の遅延制御回路3と図1の可変遅
延回路4をあわせた部分の第3の実施形態を示す。この回
路は遅延制御回路3がアナログ的に動作し、アナログ可
変遅延回路4-1をアナログ的に制御する形態のものであ
る。この形態では、前記遅延制御回路3の記憶素子にあ
たるものは、チャージポンプ容量25である。このチャー
ジポンプ容量25に蓄積される電荷の量を制御すること
で、アナログ可変遅延回路4-1への制御電圧を作り出
す。UP信号のレベルが“H”になるとスイッチ23がオン
になり、定電流源21の電流はチャージポンプ容量25を充
電する。DOWN信号のレベルが“H”になるとスイッチ24
がオンになり、定電流源22はチャージポンプ容量25を放
電する。チャージポンプ容量25の充放電により、チャー
ジポンプ容量の電圧Vcpは変化して、アナログ可変遅延
回路4-1の遅延時間を制御する。アナログ的に遅延時間
を制御するために、前記図4および図5に示した遅延制御
回路3のように、制御できる最小の遅延時間幅がないた
め、図6に示した遅延制御回路3の遅延時間を制御できる
時間範囲Tallは、少なくとも信号DATAの1ビット分の伝
送時間Tbitよりも大きい Tall＞Tbit となるように設定する。
延回路4をあわせた部分の第3の実施形態を示す。この回
路は遅延制御回路3がアナログ的に動作し、アナログ可
変遅延回路4-1をアナログ的に制御する形態のものであ
る。この形態では、前記遅延制御回路3の記憶素子にあ
たるものは、チャージポンプ容量25である。このチャー
ジポンプ容量25に蓄積される電荷の量を制御すること
で、アナログ可変遅延回路4-1への制御電圧を作り出
す。UP信号のレベルが“H”になるとスイッチ23がオン
になり、定電流源21の電流はチャージポンプ容量25を充
電する。DOWN信号のレベルが“H”になるとスイッチ24
がオンになり、定電流源22はチャージポンプ容量25を放
電する。チャージポンプ容量25の充放電により、チャー
ジポンプ容量の電圧Vcpは変化して、アナログ可変遅延
回路4-1の遅延時間を制御する。アナログ的に遅延時間
を制御するために、前記図4および図5に示した遅延制御
回路3のように、制御できる最小の遅延時間幅がないた
め、図6に示した遅延制御回路3の遅延時間を制御できる
時間範囲Tallは、少なくとも信号DATAの1ビット分の伝
送時間Tbitよりも大きい Tall＞Tbit となるように設定する。
【００２５】また、チャージポンプ容量の電圧Vcpの値
が、定電圧源VrefHよりも大きくなるとコンパレータ29
の出力が“H”レベルになる。ここでUP信号のレベルが
“H”になるとANDゲート31の出力が“H”レベルにな
り、ORゲート33の出力が“H”レベルに変化する。これ
は、フリップフロップ回路34のクロック入力に接続され
ている。フリップフロップ回路34のD入力は常に“H”レ
ベルに固定されているため、ORゲート33の出力が“H”
レベルに変化すると、出力Qは“H”レベル、Qは“L”レ
ベルになる。すると、PMOS19とNMOS20とで構成される伝
送ゲートがオンになるため、チャージポンプ容量25の電
圧Vcpは、定電圧源26と等しい電圧VDD/2まで放電され
る。フリップフロップ回路34の出力Qが“H”レベルの時
にCLOCK信号が“H”レベルになるとANDゲート35の出力
が“H”レベルになるため、フリップフロップ回路34に
リセットがかかり、出力Qは“L”レベルに、Qは“H”レ
ベルに変化する。すると、PMOS19とNMOS20から構成され
る伝送ゲートはオフになり、定電圧源26とチャージポン
プ容量25は電気的に切り離される。同様にして、チャー
ジポンプ容量25の電圧Vcpが定電圧源VrefLの値よりも小
さくなった時にDOWN信号のレベルが“H”になると制御
エラーと判断し、チャージポンプ容量25の電圧Vcpは、V
DD/2に充電される。このようにすることで、チャージポ
ンプ容量25の電圧Vcpが十分高くなってから更にチャー
ジポンプ容量を充電しようとしたり、またはその逆のこ
としたりするのを防いでいる。
が、定電圧源VrefHよりも大きくなるとコンパレータ29
の出力が“H”レベルになる。ここでUP信号のレベルが
“H”になるとANDゲート31の出力が“H”レベルにな
り、ORゲート33の出力が“H”レベルに変化する。これ
は、フリップフロップ回路34のクロック入力に接続され
ている。フリップフロップ回路34のD入力は常に“H”レ
ベルに固定されているため、ORゲート33の出力が“H”
レベルに変化すると、出力Qは“H”レベル、Qは“L”レ
ベルになる。すると、PMOS19とNMOS20とで構成される伝
送ゲートがオンになるため、チャージポンプ容量25の電
圧Vcpは、定電圧源26と等しい電圧VDD/2まで放電され
る。フリップフロップ回路34の出力Qが“H”レベルの時
にCLOCK信号が“H”レベルになるとANDゲート35の出力
が“H”レベルになるため、フリップフロップ回路34に
リセットがかかり、出力Qは“L”レベルに、Qは“H”レ
ベルに変化する。すると、PMOS19とNMOS20から構成され
る伝送ゲートはオフになり、定電圧源26とチャージポン
プ容量25は電気的に切り離される。同様にして、チャー
ジポンプ容量25の電圧Vcpが定電圧源VrefLの値よりも小
さくなった時にDOWN信号のレベルが“H”になると制御
エラーと判断し、チャージポンプ容量25の電圧Vcpは、V
DD/2に充電される。このようにすることで、チャージポ
ンプ容量25の電圧Vcpが十分高くなってから更にチャー
ジポンプ容量を充電しようとしたり、またはその逆のこ
としたりするのを防いでいる。
【００２６】図6に示した実施形態では、記憶素子にカ
ウンタ回路ではなく、容量にアナログ値を保持するとい
う方法を取っているため、制御したい遅延時間の分解能
を細かくしたい場合でも回路規模を大きくすることなく
実現できるという利点がある。
ウンタ回路ではなく、容量にアナログ値を保持するとい
う方法を取っているため、制御したい遅延時間の分解能
を細かくしたい場合でも回路規模を大きくすることなく
実現できるという利点がある。
【００２７】以上本発明は実施例に基づいて説明された
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載される範囲内で、自由に変形・変更可
能である。
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載される範囲内で、自由に変形・変更可
能である。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
クロックに同期してデータを受信するチップにおいて、
高速な信号に対して遅延をかけることなく、クロックに
のみ遅延をかけることで精度良くデータとクロックとの
同期を取るための回路を提供できる。
クロックに同期してデータを受信するチップにおいて、
高速な信号に対して遅延をかけることなく、クロックに
のみ遅延をかけることで精度良くデータとクロックとの
同期を取るための回路を提供できる。
【図１】本発明によるクロック信号とデータとを同期さ
せる回路の実施例を示す図
せる回路の実施例を示す図
【図２】図1の位相検出回路2の動作を説明するためのタ
イムチャート
イムチャート
【図３】図1の位相検出回路2の実施例を示す回路図
【図４】 図1の遅延制御回路3と可変遅延回路4の第1の
形態の実施例を示す回路図
形態の実施例を示す回路図
【図５】 図1の遅延制御回路3と可変遅延回路4の第2の
形態の実施例を示す回路図
形態の実施例を示す回路図
【図６】図1の遅延制御回路3と可変遅延回路4の第3の形
態の実施例を示す回路図
態の実施例を示す回路図
1 … PLL(Phase Locked Loop)回路 2 … 位相検出回路 3 … 遅延制御回路 4 … 可変遅延回路 4-1 … アナログ制御型可変遅延回路 4-2 … ディジタル制御型可変遅延回路 5 … フリップフロップ(FF)回路 6 ,7,8 … XORゲート 9 … ディジタル・アナログ変換(DAC)回路 10 … NANDゲート 11 … カウンタ回路 12 … 制御エラー検出回路 13 … セレクタ回路 14,15,16,17 … インバータ回路 19 … PMOS 20 … NMOS 21,22 … 定電流源 23,24 … スイッチ 25 … チャージポンプ容量 26 …定電圧源 VDD/2 27 … 定電圧源 VrefH 28 … 定電圧源 VrefL 29,30 … コンパレータ 31,32,35 … ANDゲート 33 … ORゲート 34 … フリップフロップ(FF)回路
【手続補正書】
【提出日】平成１２年１月２６日（２０００．１．２
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】図1に示す、PLL回路1は、外部から受信す
るクロックに同期してチップの内部に安定したクロック
を供給するための回路である。PLL回路1の出力信号φ1
〜φnの周波数は受信したクロックに同期しているが、
位相がそれぞれ360/n度だけずれていて、n相のクロック
がチップ内部に供給されている。
るクロックに同期してチップの内部に安定したクロック
を供給するための回路である。PLL回路1の出力信号φ1
〜φnの周波数は受信したクロックに同期しているが、
位相がそれぞれ360/n度だけずれていて、n相のクロック
がチップ内部に供給されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】図1の可変遅延回路4は、外部から遅延量を
制御できる端子を有していて、図1のPLL回路1から供給
されるn相クロックφ1〜φnを、それぞれ等しい時間だ
け遅延させたn相のサンプリング・クロックφ1d〜φnd
を作りだし、図1のフリップフロップ回路5へ供給する。
制御できる端子を有していて、図1のPLL回路1から供給
されるn相クロックφ1〜φnを、それぞれ等しい時間だ
け遅延させたn相のサンプリング・クロックφ1d〜φnd
を作りだし、図1のフリップフロップ回路5へ供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図1の位相検出回路2は、サンプリング・ク
ロックと伝送されてくるデータとの位相関係を調べて、
データに対してサンプリング・クロックが進んでいる、
もしくは遅れているという信号を発生させる回路であ
る。図1に示す実施形態においては、位相検出回路2は、
図1のフリップフロップ回路5の出力のみを用いて位相が
進んでいるか、遅れているかを検出し出力している。図
1の位相検出回路2に入力されている信号Di・Di+1はi番
目及び(i+1)番目の位相のサンプリング・クロックのタ
イミングで動作するフリップフロップ回路5の出力であ
り、信号Di,i+1は、i番目と(i+1)番目の位相のサンプリ
ング・クロックの中間の位相のサンプリング・クロック
で動作するフリップフロップ回路の出力である。
ロックと伝送されてくるデータとの位相関係を調べて、
データに対してサンプリング・クロックが進んでいる、
もしくは遅れているという信号を発生させる回路であ
る。図1に示す実施形態においては、位相検出回路2は、
図1のフリップフロップ回路5の出力のみを用いて位相が
進んでいるか、遅れているかを検出し出力している。図
1の位相検出回路2に入力されている信号Di・Di+1はi番
目及び(i+1)番目の位相のサンプリング・クロックのタ
イミングで動作するフリップフロップ回路5の出力であ
り、信号Di,i+1は、i番目と(i+1)番目の位相のサンプリ
ング・クロックの中間の位相のサンプリング・クロック
で動作するフリップフロップ回路の出力である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】図1の位相検出回路2の詳しい動作を説明す
るため、図2に信号動作を説明するためのタイミングチ
ャートを、図3に回路構成を示す。図2の信号DATAの値
は、サンプリング・クロックφi、φi,i+1、φi+1の立
ち上がりエッジのタイミングで図1のフリップフロップ
回路5に取り込まれる。図1のフリップフロップ回路5
は、サンプリング・クロックの立ち上がりエッジの時点
での信号DATAの値を出力する。図2の時間t1の時点は、
サンプリング・クロックφiの立ち上がりエッジである
ため、その時の信号DATAの値である“H”が図1のフリッ
プフロップ回路5の出力Diとして出力される。図2の時間
t2の時点は、サンプリング・クロックφi,i+1の立ち上
がりエッジであるため、その時点での信号DATAの値であ
る“H”が図1のフリップフロップ回路5の出力Di,i+1と
して出力される。同様にして、図2の時間t3,t 4,t5,t6の
時点では、それぞれ“L”が図1のフリップフロップ回路
5から出力される。
るため、図2に信号動作を説明するためのタイミングチ
ャートを、図3に回路構成を示す。図2の信号DATAの値
は、サンプリング・クロックφi、φi,i+1、φi+1の立
ち上がりエッジのタイミングで図1のフリップフロップ
回路5に取り込まれる。図1のフリップフロップ回路5
は、サンプリング・クロックの立ち上がりエッジの時点
での信号DATAの値を出力する。図2の時間t1の時点は、
サンプリング・クロックφiの立ち上がりエッジである
ため、その時の信号DATAの値である“H”が図1のフリッ
プフロップ回路5の出力Diとして出力される。図2の時間
t2の時点は、サンプリング・クロックφi,i+1の立ち上
がりエッジであるため、その時点での信号DATAの値であ
る“H”が図1のフリップフロップ回路5の出力Di,i+1と
して出力される。同様にして、図2の時間t3,t 4,t5,t6の
時点では、それぞれ“L”が図1のフリップフロップ回路
5から出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】ここで、図2の時間t1,t2,t3に注目してみ
る。図2の時間t1で出力Diが“H”に、時間t3で出力Di+1
が“L”になっているため、時間t1と時間t3の間で信号D
ATAのレベルが遷移したことになる。この時、サンプリ
ング・クロックφiとφi+1の中間の位相のサンプリング
・クロックφi,i+1を用いたフリップフロップ回路5の出
力Di,i+1を調べることで、サンプリング・クロックに対
して信号DATAの位相が進んでいるのか、遅れているのか
が把握することができる。Di,i+1の値が、Diの値と等し
ければ、信号DATAの遷移は時間t2とt3の間で起こったこ
とになるため、サンプリング・クロックが信号DATAに対
して進んでいることになる。逆に、Di,i+1の値が、Di+1
の値と等しければ、信号DATAの遷移は時間t1とt2の間で
起こったことになるため、サンプリング・クロックの位
相は、信号DATAに対して遅れていることになる。図2の
時間t1〜t3の場合には、DiとDi,i+1の値が等しいため、
サンプリング・クロックの位相は信号DATAに対して進ん
でいる。
る。図2の時間t1で出力Diが“H”に、時間t3で出力Di+1
が“L”になっているため、時間t1と時間t3の間で信号D
ATAのレベルが遷移したことになる。この時、サンプリ
ング・クロックφiとφi+1の中間の位相のサンプリング
・クロックφi,i+1を用いたフリップフロップ回路5の出
力Di,i+1を調べることで、サンプリング・クロックに対
して信号DATAの位相が進んでいるのか、遅れているのか
が把握することができる。Di,i+1の値が、Diの値と等し
ければ、信号DATAの遷移は時間t2とt3の間で起こったこ
とになるため、サンプリング・クロックが信号DATAに対
して進んでいることになる。逆に、Di,i+1の値が、Di+1
の値と等しければ、信号DATAの遷移は時間t1とt2の間で
起こったことになるため、サンプリング・クロックの位
相は、信号DATAに対して遅れていることになる。図2の
時間t1〜t3の場合には、DiとDi,i+1の値が等しいため、
サンプリング・クロックの位相は信号DATAに対して進ん
でいる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に、図2の時間t4,t5,t6に注目してみ
る。時間t4とt6の間に、信号DATAの遷移がないため、フ
リップフロップ回路5の出力Di,Di,i+1,Di+1は全て等し
い値になる。このような場合、サンプリング・クロック
と信号DATAとの位相関係を調べることはできない。
る。時間t4とt6の間に、信号DATAの遷移がないため、フ
リップフロップ回路5の出力Di,Di,i+1,Di+1は全て等し
い値になる。このような場合、サンプリング・クロック
と信号DATAとの位相関係を調べることはできない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】図3は位相検出回路の実施例である。フリ
ップフロップ回路5の出力Di,Di,i+1,Di +1が入力として
与えられている。フリップフロップ回路5の出力DiとD
i,i+1が等しい時には、図3のXORゲート6は“L”レベル
を出力する。同様にして出力DiとDi ,i+1が等しくない時
には、XORゲート6は“H”レベルを出力する。このXORゲ
ート6の出力のレベルを見て、“L”レベルの時はサンプ
リング・クロックの位相が進んでいると判断し、“H”
レベルの時は、サンプリング・クロックの位相が遅れて
いると判断する。しかし、前述のように、信号DATAが遷
移しない時間は、サンプリング・クロックと信号DATAの
位相関係を調べることはできない。この時には、XORゲ
ート8がサンプリング・クロックと信号DATAとの位相関
係の判断が無効であることを示す信号~CANCELを出力す
る。すなわち、信号DATAの遷移が無い時には、フリップ
フロップ回路5の出力Di,Di,i+1,Di+1は全て同じ値であ
るため、XORゲート8は“L”レベルを出力する。
ップフロップ回路5の出力Di,Di,i+1,Di +1が入力として
与えられている。フリップフロップ回路5の出力DiとD
i,i+1が等しい時には、図3のXORゲート6は“L”レベル
を出力する。同様にして出力DiとDi ,i+1が等しくない時
には、XORゲート6は“H”レベルを出力する。このXORゲ
ート6の出力のレベルを見て、“L”レベルの時はサンプ
リング・クロックの位相が進んでいると判断し、“H”
レベルの時は、サンプリング・クロックの位相が遅れて
いると判断する。しかし、前述のように、信号DATAが遷
移しない時間は、サンプリング・クロックと信号DATAの
位相関係を調べることはできない。この時には、XORゲ
ート8がサンプリング・クロックと信号DATAとの位相関
係の判断が無効であることを示す信号~CANCELを出力す
る。すなわち、信号DATAの遷移が無い時には、フリップ
フロップ回路5の出力Di,Di,i+1,Di+1は全て同じ値であ
るため、XORゲート8は“L”レベルを出力する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図4に、図1の遅延制御回路3と図1の可変遅
延回路4を合わせた部分の第1の実施形態を示す。この回
路は遅延制御回路3がディジタル的に動作し、アナログ
可変遅延回路4-1をアナログ的に制御する形態のもので
ある。この形態では、前記記憶素子にあたるものは、カ
ウンタ回路11である。カウンタ回路11は、CLOCK信号の
立ち上がりエッジもしくは立下りエッジのどちらかで、
UP信号のレベルが“H”の時にはカウントアップ、DOWN
信号のレベルが“L”の時にはカウントダウンの動作を
行う。UP信号とDOWN信号の両方が“H”レベルにある時
には、~CANCEL信号が“L”レベルになるために、NANDゲ
ート10の出力はCLOCK信号の動作にかかわらず“H”レベ
ルに固定されるため、カウンタ回路11は動作せず、矛盾
は生じない。
延回路4を合わせた部分の第1の実施形態を示す。この回
路は遅延制御回路3がディジタル的に動作し、アナログ
可変遅延回路4-1をアナログ的に制御する形態のもので
ある。この形態では、前記記憶素子にあたるものは、カ
ウンタ回路11である。カウンタ回路11は、CLOCK信号の
立ち上がりエッジもしくは立下りエッジのどちらかで、
UP信号のレベルが“H”の時にはカウントアップ、DOWN
信号のレベルが“L”の時にはカウントダウンの動作を
行う。UP信号とDOWN信号の両方が“H”レベルにある時
には、~CANCEL信号が“L”レベルになるために、NANDゲ
ート10の出力はCLOCK信号の動作にかかわらず“H”レベ
ルに固定されるため、カウンタ回路11は動作せず、矛盾
は生じない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】カウンタ回路11の出力はディジタル・アナ
ログ変換回路9に送られ、アナログ可変遅延回路4-1を制
御するアナログ値に変換される。アナログ可変遅延回路
4-1は、電流を連続的に制御することで遅延時間を連続
的に変化させることができる。前記ディジタル・アナロ
グ変換回路9とアナログ可変遅延回路4-1は、従来技術で
良く知られている回路を用いて実現可能であり、詳しい
説明は省略する。ただし、前記カウンタ回路11の出力で
制御できる最小の遅延時間幅をTdivとし、信号DATAの1
ビット分の伝送時間をTbitとした時、TdivとTbitとカウ
ンタ回路の出力状態数nとの関係は Tdiv＞Tbit/(n-1) と表される遅延時間になるようアナログ可変遅延回路4-
1とディジタル・アナログ変換回路9の回路定数は設定し
てある。この時、遅延時間を制御できる範囲Tal lに対し
て、 Tall＞Tbit+Tdiv で表される関係が成り立つ。このようにすることで、可
変遅延範囲内に少なくとも1点以上の、サンプリング・
クロックと伝送されてくる信号DATAとの位相がロックす
る点が存在する。そして、カウンタ回路11の出力が全て
“H”レベルの状態から全て“L”レベルの状態へ、また
はその逆へ変化するクリティカルな範囲以外のところに
少なくとも1点以上、サンプリング・クロックと信号DAT
Aの位相がロックする点が存在するようになる。
ログ変換回路9に送られ、アナログ可変遅延回路4-1を制
御するアナログ値に変換される。アナログ可変遅延回路
4-1は、電流を連続的に制御することで遅延時間を連続
的に変化させることができる。前記ディジタル・アナロ
グ変換回路9とアナログ可変遅延回路4-1は、従来技術で
良く知られている回路を用いて実現可能であり、詳しい
説明は省略する。ただし、前記カウンタ回路11の出力で
制御できる最小の遅延時間幅をTdivとし、信号DATAの1
ビット分の伝送時間をTbitとした時、TdivとTbitとカウ
ンタ回路の出力状態数nとの関係は Tdiv＞Tbit/(n-1) と表される遅延時間になるようアナログ可変遅延回路4-
1とディジタル・アナログ変換回路9の回路定数は設定し
てある。この時、遅延時間を制御できる範囲Tal lに対し
て、 Tall＞Tbit+Tdiv で表される関係が成り立つ。このようにすることで、可
変遅延範囲内に少なくとも1点以上の、サンプリング・
クロックと伝送されてくる信号DATAとの位相がロックす
る点が存在する。そして、カウンタ回路11の出力が全て
“H”レベルの状態から全て“L”レベルの状態へ、また
はその逆へ変化するクリティカルな範囲以外のところに
少なくとも1点以上、サンプリング・クロックと信号DAT
Aの位相がロックする点が存在するようになる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】図6に、図1の遅延制御回路3と図1の可変遅
延回路4をあわせた部分の第3の実施形態を示す。この回
路は遅延制御回路3がアナログ的に動作し、アナログ可
変遅延回路4-1をアナログ的に制御する形態のものであ
る。この形態では、前記遅延制御回路3の記憶素子にあ
たるものは、チャージポンプ容量25である。このチャー
ジポンプ容量25に蓄積される電荷の量を制御すること
で、アナログ可変遅延回路4-1への制御電圧を作り出
す。UP信号のレベルが“H”になるとスイッチ23がオン
になり、定電流源21の電流はチャージポンプ容量25を充
電する。DOWN信号のレベルが“H”になるとスイッチ24
がオンになり、定電流源22はチャージポンプ容量25を放
電する。チャージポンプ容量25の充放電により、チャー
ジポンプ容量の電圧Vcpは変化して、アナログ可変遅延
回路4-1の遅延時間を制御する。アナログ的に遅延時間
を制御するために、前記図4および図5に示した遅延制御
回路3のように、制御できる最小の遅延時間幅がないた
め、図6に示した遅延制御回路3の遅延時間を制御できる
時間範囲Tallは、少なくとも信号DATAの1ビット分の伝
送時間T bitよりも大きい Tall＞Tbit となるように設定する。
延回路4をあわせた部分の第3の実施形態を示す。この回
路は遅延制御回路3がアナログ的に動作し、アナログ可
変遅延回路4-1をアナログ的に制御する形態のものであ
る。この形態では、前記遅延制御回路3の記憶素子にあ
たるものは、チャージポンプ容量25である。このチャー
ジポンプ容量25に蓄積される電荷の量を制御すること
で、アナログ可変遅延回路4-1への制御電圧を作り出
す。UP信号のレベルが“H”になるとスイッチ23がオン
になり、定電流源21の電流はチャージポンプ容量25を充
電する。DOWN信号のレベルが“H”になるとスイッチ24
がオンになり、定電流源22はチャージポンプ容量25を放
電する。チャージポンプ容量25の充放電により、チャー
ジポンプ容量の電圧Vcpは変化して、アナログ可変遅延
回路4-1の遅延時間を制御する。アナログ的に遅延時間
を制御するために、前記図4および図5に示した遅延制御
回路3のように、制御できる最小の遅延時間幅がないた
め、図6に示した遅延制御回路3の遅延時間を制御できる
時間範囲Tallは、少なくとも信号DATAの1ビット分の伝
送時間T bitよりも大きい Tall＞Tbit となるように設定する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】また、チャージポンプ容量の電圧Vcpの値
が、定電圧源VrefHよりも大きくなるとコンパレータ29
の出力が“H”レベルになる。ここでUP信号のレベルが
“H”になるとANDゲート31の出力が“H”レベルにな
り、ORゲート33の出力が“H”レベルに変化する。これ
は、フリップフロップ回路34のクロック入力に接続され
ている。フリップフロップ回路34のD入力は常に“H”レ
ベルに固定されているため、ORゲート33の出力が“H”
レベルに変化すると、出力Qは“H”レベル、~Qは“L”
レベルになる。すると、PMOS19とNMOS20とで構成される
伝送ゲートがオンになるため、チャージポンプ容量25の
電圧Vcpは、定電圧源26と等しい電圧VDD/2まで放電され
る。フリップフロップ回路34の出力Qが“H”レベルの時
にCLOCK信号が“H”レベルになるとANDゲート35の出力
が“H”レベルになるため、フリップフロップ回路34に
リセットがかかり、出力Qは“L”レベルに、~Qは“H”
レベルに変化する。すると、PMOS19とNMOS20から構成さ
れる伝送ゲートはオフになり、定電圧源26とチャージポ
ンプ容量25は電気的に切り離される。同様にして、チャ
ージポンプ容量25の電圧Vcpが定電圧源VrefLの値よりも
小さくなった時にDOWN信号のレベルが“H”になると制
御エラーと判断し、チャージポンプ容量25の電圧V
cpは、VDD/2に充電される。このようにすることで、チ
ャージポンプ容量25の電圧Vcpが十分高くなってから更
にチャージポンプ容量を充電しようとしたり、またはそ
の逆のことしたりするのを防いでいる。
が、定電圧源VrefHよりも大きくなるとコンパレータ29
の出力が“H”レベルになる。ここでUP信号のレベルが
“H”になるとANDゲート31の出力が“H”レベルにな
り、ORゲート33の出力が“H”レベルに変化する。これ
は、フリップフロップ回路34のクロック入力に接続され
ている。フリップフロップ回路34のD入力は常に“H”レ
ベルに固定されているため、ORゲート33の出力が“H”
レベルに変化すると、出力Qは“H”レベル、~Qは“L”
レベルになる。すると、PMOS19とNMOS20とで構成される
伝送ゲートがオンになるため、チャージポンプ容量25の
電圧Vcpは、定電圧源26と等しい電圧VDD/2まで放電され
る。フリップフロップ回路34の出力Qが“H”レベルの時
にCLOCK信号が“H”レベルになるとANDゲート35の出力
が“H”レベルになるため、フリップフロップ回路34に
リセットがかかり、出力Qは“L”レベルに、~Qは“H”
レベルに変化する。すると、PMOS19とNMOS20から構成さ
れる伝送ゲートはオフになり、定電圧源26とチャージポ
ンプ容量25は電気的に切り離される。同様にして、チャ
ージポンプ容量25の電圧Vcpが定電圧源VrefLの値よりも
小さくなった時にDOWN信号のレベルが“H”になると制
御エラーと判断し、チャージポンプ容量25の電圧V
cpは、VDD/2に充電される。このようにすることで、チ
ャージポンプ容量25の電圧Vcpが十分高くなってから更
にチャージポンプ容量を充電しようとしたり、またはそ
の逆のことしたりするのを防いでいる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 1 … PLL(Phase Locked Loop)回路 2 … 位相検出回路 3 … 遅延制御回路 4 … 可変遅延回路 4-1 … アナログ制御型可変遅延回路 4-2 … ディジタル制御型可変遅延回路 5 … フリップフロップ(FF)回路 6 ,7,8 … XORゲート 9 … ディジタル・アナログ変換(DAC)回路 10 … NANDゲート 11 … カウンタ回路 12 … 制御エラー検出回路 13 … セレクタ回路 14,15,16,17 … インバータ回路 19 … PMOS 20 … NMOS 21,22 … 定電流源 23,24 … スイッチ 25 … チャージポンプ容量 26 …定電圧源 VDD/2 27 … 定電圧源 VrefH 28 … 定電圧源 VrefL 29,30 … コンパレータ 31,32,35 … ANDゲート 33 … ORゲート 34 … フリップフロップ(FF)回路
Claims (7)
- 【請求項１】 1つ以上の入力信号に関して、クロック
と前記入力信号との位相関係を含む信号を受けて、前記
クロックと前記入力信号の位相関係を検出する第1の回
路と、前記第1の回路の出力を受けてクロックの遅延時
間を制御する第2の回路と前記第2の回路の出力を受けて
クロックを遅延させてサンプリング・クロックを作り出
す第3の回路と、サンプリング・クロックのタイミング
で前記入力信号を取り込む第4の回路を具備することを
特徴とする半導体集積回路。 - 【請求項２】 前記第2の回路は、離散的に遅延時間を
制御する手段を有し、遅延時間を制御できる時間範囲
が、少なくとも前記入力信号1ビット分が伝送される時
間と、制御できる最小遅延時間幅との合計よりも大きい
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第2の回路は、連続的に遅延時間を
制御する手段を有し、遅延時間を制御できる時間範囲
が、少なくとも前記入力信号1ビット分が伝送される時
間よりも大きいことを特徴とする請求項１記載の半導体
集積回路。 - 【請求項４】 前記第3の回路は、前記第2の回路の出力
を受けて連続的に遅延時間を制御できることを特徴とす
る請求項１乃至請求項３いずれか一項に記載の半導体集
積回路。 - 【請求項５】 前記第3の回路は、前記第2の回路の出力
を受けて離散的に遅延時間を制御できることを特徴とす
る請求項１または２記載の半導体集積回路。 - 【請求項６】 前記第2の回路は、内部に現在の遅延状
態を記憶する記憶素子と、前記記憶素子が通常動作中に
取り得る値の範囲を超える方向に前記記憶素子の値を変
化させようとする信号を検出する第5の回路とを具備す
る特徴とする請求項１乃至請求項５いずれか一項に記載
の半導体集積回路。 - 【請求項７】 前記第2の回路は、前記第5の回路の出力
を受けて、前記記憶素子の値を、前記記憶素子が通常動
作中に取り得る値の範囲の最大値および最小値を除く最
大値と最小値の間の値に設定することを特徴とする請求
項６に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014263A JP2001203676A (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014263A JP2001203676A (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203676A true JP2001203676A (ja) | 2001-07-27 |
Family
ID=18541746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014263A Pending JP2001203676A (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001203676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812759B2 (en) | 2002-04-30 | 2004-11-02 | Elpida Memory, Inc. | DLL circuit capable of preventing locking in an antiphase state |
| US7492849B2 (en) | 2005-05-10 | 2009-02-17 | Ftd Solutions Pte., Ltd. | Single-VCO CDR for TMDS data at gigabit rate |
| US8139697B2 (en) | 2008-01-29 | 2012-03-20 | United Microelectronics Corp. | Sampling method and data recovery circuit using the same |
-
2000
- 2000-01-24 JP JP2000014263A patent/JP2001203676A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812759B2 (en) | 2002-04-30 | 2004-11-02 | Elpida Memory, Inc. | DLL circuit capable of preventing locking in an antiphase state |
| US6949966B2 (en) | 2002-04-30 | 2005-09-27 | Elpida Memory, Inc. | DLL circuit capable of preventing malfunctioning causing locking in an antiphase state |
| US7492849B2 (en) | 2005-05-10 | 2009-02-17 | Ftd Solutions Pte., Ltd. | Single-VCO CDR for TMDS data at gigabit rate |
| US8139697B2 (en) | 2008-01-29 | 2012-03-20 | United Microelectronics Corp. | Sampling method and data recovery circuit using the same |
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