JPH07264052A - 可変分周器 - Google Patents

Abstract

(57)【要約】 【目的】 可変分周器において、タイマ／カウンタの素
子数を減少して回路構成を簡略化し、かつ回路動作を簡
略化しつつ出力モードに柔軟性を得る。 【構成】 可変分周器において、１つのタイマ／カウン
タ２２が互いに異なる機能を備えた３つの第１、第２及
び第３タイマ／カウンタ２２０〜２２２で構成される。
前記第１タイマ／カウンタ２２０及び第２タイマ／カウ
ンタ２２１は回路動作時に不要とされる素子で構成さ
れ、出力制御信号の反転制御が行われる。さらに詳細に
は第１タイマ／カウンタ２２０は出力信号のパルス幅の
分割制御に使用され、第２タイマ／カウンタ２２１はパ
ルス幅の総和カウントに使用される。前記第３タイマ／
カウンタ２２２は本来のタイマ／カウンタとして使用さ
れ、出力制御信号の再反転制御及び出力制御信号の周期
制御が行われる。特に、本発明は細かく周期を制御する
必要性が高いＰＷＭ回路に有効である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変分周器に関し、特
にパルス幅変調（以下、ＰＷＭという）器に関する。

【０００２】

【従来の技術】本願出願人によって先に出願された特願
平５−３１８３２０号に開示されるＰＷＭ回路の構成を
図６に示す。この開示されたＰＷＭ回路においては、１
つのタイマ／カウンタ２が互いに独立して動作する２つ
の第１タイマ／カウンタ及び第２タイマ／カウンタに分
割される。前記第１タイマ／カウンタは回路動作時に不
要とされる素子（ｂｉｔ幅の一部分）で構成され、ＰＷ
Ｍ出力信号の反転制御が行なわれる。前記第２タイマ／
カウンタは本来のタイマ／カウンタとして使用され、Ｐ
ＷＭ出力信号の再反転制御及びＰＷＭ出力信号の周期制
御が行なわれる。このような方式で構成されるＰＷＭ回
路においては、繰り返し反転の周期が自由に設定でき
る。なお、図６中、符号１はリロードレジスタ、符号３
及び４はゼロ検出器、符号５は論理和回路、符号６はＰ
ＷＭ出力回路、符号７は出力端子である。

【０００３】前記ＰＷＭ回路で得られるＰＷＭ出力はＰ
ＷＭ回路の次段回路として接続されるローパスフィルタ
で直流電圧に変換される。一般にＰＷＭ出力の周期が長
くなると、ローパスフィルタの設計が難しくなる。特に
ＰＷＭ出力のデューティーが５０％に近いと高調波成分
が大きくなり、この高調波成分の除去のためにローパス
フィルタの設計が難しくなる。

【０００４】このような問題点を解決するためにＰＷＭ
出力の周期を可能な限り短くすることが望まれるが、カ
ウンタ動作速度の低下や内部回路の信号遅延が発生し、
新たに高速動作素子の採用が必要になる。しかしなが
ら、高速動作素子は高価であるので、コストの点におい
て高速動作素子の採用には問題がある。

【０００５】以上の点に鑑みると、１周期中に１つのパ
ルスを出力するＰＷＭ出力ではなく、複数のパルスが出
力されかつこの複数のパルスのパルス幅の総和が所望の
パルス幅に等しくなるＰＷＭ出力が得られるＰＷＭ回路
の開発が必要になる。この種のＰＷＭ回路は例えば特開
昭５８−４７３２５号公報に開示されており、この開示
されたＰＷＭ回路の構成は図７に示す。つまり、図７に
示すＰＷＭ回路は下位カウンタ部１１、上位カウンタ部
１２、一致回路１３、ＳＲフリップフロップ１４、論理
回路１５及び論理和回路１６で構成される。さらに、前
記論理回路１５は３個のインバータ、５個のＡＮＤゲー
ト及び１個のＯＲゲートで構成される。このように構成
されるＰＷＭ回路においては、ビット出力ｑ９〜ｑ１２
と比較データＱ９〜Ｑ１２との組み合わせに応じて所定
のタイミングで所定のパルス幅のパルスが数個ずつ出力
される。

【０００６】

【発明が解決しようとする課題】しかしながら、前述の
ＰＷＭ回路においては、以下の点の配慮がなされていな
い。

【０００７】第１に、ＰＷＭ回路の論理回路１５の内部
に複数のインバータ及び複数のＡＮＤゲートが使用さ
れ、機能実現のために新たに付加する回路素子数が増大
する。このため、ＰＷＭ回路の回路設計が複雑になる。

【０００８】第２に、ＰＷＭ回路においては論理回路１
５に入力されるビット出力ｑ９〜ｑ１２と比較データＱ
９〜Ｑ１２との組み合わせで一義的に決定される特定の
出力しか得られない。つまり、回路素子数の増加で回路
構成が複雑化され、これに伴い回路動作が複雑化された
わりにはＰＷＭ出力モードが限定され、ＰＷＭ出力に柔
軟性が得られない。

【０００９】本発明は、このような問題点の解決を課題
としてなされたものであり、タイマ／カウンタの素子数
を減少して回路構成が簡略化でき、かつ回路動作を簡略
化しつつ出力モードに柔軟性が得られる可変分周器の提
供を目的とする。特に本発明においては可変分周器のな
かでも上記目的が達成できるＰＷＭ回路の提供を目的と
する。

【００１０】

【課題を解決するための手段】本発明においては、前述
の図６に示す特願平５−３１８３２０号に開示されたＰ
ＷＭ回路のタイマ／カウンタ内に新たな第３番目のタイ
マ／カウンタが構成される。この新たなタイマ／カウン
タはＰＷＭ出力を得るために必要なｂｉｔ以外の未使用
ｂｉｔで構成され、パルス幅の分割制御が行なわれる。
例えば２４ｂｉｔタイマ／カウンタで２⁸ サイクル程度
の周期のＰＷＭ出力を得る場合、通常、第１、第２タイ
マ／カウンタには各々８ｂｉｔが割り当てられる。つま
り、タイマ／カウンタが備える２４ｂｉｔから第１及び
第２タイマ／カウンタに割り当てられる１６ｂｉｔを差
し引くと、残り８ｂｉｔがカウント動作に関与しない。
このカウント動作に関与しない、本来ハードウエアの無
駄になる８ｂｉｔが新たなタイマ／カウンタを構成し、
ハードウエアの有効利用が図られる。

【００１１】すなわち、本発明に係る可変分周器は、第
１初期値がロードされるとクロック信号がカウントされ
る新たな第１タイマ／カウンタと、前記第１初期値と異
なる第２初期値がロードされると前記クロック信号がカ
ウントされる第２タイマ／カウンタと、前記第１初期値
及び第２初期値と異なる第３初期値がロードされると前
記クロック信号がカウントされる第３タイマ／カウンタ
と、前記第１及び第２タイマ／カウンタがタイムオーバ
した場合に出力値が反転され、前記第３タイマ／カウン
タがタイムオーバした場合に出力値がハイレベルにされ
るとともに、前記第１初期値、第２初期値及び第３初期
値がリロードされる制御信号出力手段と、を備えたこと
を特徴とする。

【００１２】さらに、前記可変分周器はパルス幅変調器
であることを特徴とする。

【００１３】

【作用】本発明においては、前記可変分周器の１つのタ
イマ／カウンタが互いに異なる機能を備えた３つの第
１、第２及び第３タイマ／カウンタで構成される。前記
第１及び第２タイマ／カウンタは回路動作時に不要とさ
れる素子（ｂｉｔ幅の一部）で構成され、出力制御信号
の反転（トグル）制御が行われる。さらに詳細には新た
なタイマ／カウンタとしての第１タイマ／カウンタは出
力信号のパルス幅の分割制御に使用され、第２タイマ／
カウンタはパルス幅の総和カウントに使用される。前記
第３タイマ／カウンタは本来のタイマ／カウンタとして
使用され、出力制御信号の再反転制御及び出力制御信号
の周期制御が行われる。

【００１４】従って、無駄になっていたタイマ／カウン
タの一部の素子が第１及び第２タイマ／カウンタとして
有効に利用される。特に第１及び第２タイマ／カウンタ
においては、新たな回路素子を付加せずに無駄な回路素
子を有効利用し、第３タイマ／カウンタで制御される１
周期中に複数の反転制御が行え、複数のパルス幅の総和
カウントが行なえる。すなわち、可変分周器において、
タイマ／カウンタの素子数が減少できるので回路構成が
簡略化できる。さらに、回路構成の簡略化で回路動作が
簡略化できるとともに、回路動作が簡略化されても第
１、第２及び第３初期値の設定を変えるだけで複数の出
力モードが得られるので出力モードに柔軟性が得られ
る。

【００１５】

【実施例】以下、本発明の好適な実施例について、図面
を用いて説明する。

【００１６】本発明に係る可変分周器において、ＰＷＭ
回路に本発明を適用した場合の回路構成を図１に示す。

【００１７】図１に示すように、ＰＷＭ回路はリロード
レジスタ２１、タイマ／カウンタ２２、ゼロ検出器２
３、２４、２５、論理積（ＡＮＤゲート）回路２６、Ｐ
ＷＭ出力回路２７及び出力端子２８で構成される。前記
タイマ／カウンタ２２は相互に異なる機能を有する第１
タイマ／カウンタ２２０、第２タイマ／カウンタ２２１
及び第３タイマ／カウンタ２２２で構成される。動作は
これらのｂｉｔ幅に限定されないが、理解を容易にする
ために本実施例のＰＷＭ回路のタイマ／カウンタ２２は
１０ｂｉｔバイナリタイマ／カウンタで構成される。こ
の１０ｂｉｔバイナリタイマ／カウンタにおいては、上
位２ｂｉｔがＰＷＭ出力信号のパルス幅の分割制御に使
用され、中位４ｂｉｔがパルス幅の総和カウントに使用
され、下位４ｂｉｔがＰＷＭ出力信号の再反転制御及び
周期制御に使用される。

【００１８】前記ＰＷＭ出力回路２７においては、下記
論理（１）乃至論理（３）に下記不等号式を満たす優先
順位が設定される。

【００１９】論理（１） 第３タイマ／カウンタ２２２
が零になるとＰＷＭ出力信号がＨレベルになる。

【００２０】論理（２） 第２タイマ／カウンタ２２１
が零でない場合に第１タイマ／カウンタ２２０が零にな
るとＰＷＭ出力信号が反転し、次に零でなくなると再反
転する。

【００２１】論理（３） 第２タイマ／カウンタ２２１
が零になるとＰＷＭ出力信号が反転する。

【００２２】論理（１）＞論理（２）＞論理（３） 次に、上記ＰＷＭ回路（１０ｂｉｔバイナリタイマ／カ
ウンタ）の回路動作について、前記図１、図２及び図３
を使用し説明する。

【００２３】まず、図１に示すＰＷＭ回路においてリロ
ードレジスタ２１に初期値「１００１０１１００１」が
設定される。図２に示すように、この初期値のうち上位
２ｂｉｔ「１０」が第１初期値としてタイマ／カウンタ
２２の第１タイマ／カウンタ２２０にロードされ、カウ
ントダウンされる。図３に示すように、カウンタクロッ
ク信号の立ち上がりから次の立ち上がりまでの１サイク
ルにおいて１回のカウントダウンが行われる。前記第１
初期値のタイマ／カウンタ２２０へのロードとともに、
中位４ｂｉｔ「０１０１」が第２初期値としてタイマ／
カウンタ２２１にロードされ、さらに下位４ｂｉｔ「１
００１」が第３初期値としてタイマ／カウンタ２２２に
ロードされ、各々カウントダウンされる。すなわち、本
発明に係るＰＷＭ回路においては、第１初期値、第２初
期値及び第３初期値の大小関係が以下の不等号式を満た
す条件に設定される。

【００２４】第１初期値＜第２初期値＜第３初期値 図３に示すように、上位２ｂｉｔが零のときＰＷＭ出力
信号が反転し、中位４ｂｉｔの第２タイマ／カウンタ２
２１はカウントダウンせずに「００１１」で停止したま
まになる。そして、次のカウンタクロック信号の立ち上
りに同期してＰＷＭ出力信号が再反転され、停止してい
た中位４ｂｉｔの第２タイマ／カウンタ２２１のカウン
トダウンが再び開始される。このようにカウントダウン
が続けられるが、中位４ｂｉｔの第２タイマ／カウンタ
２２１が零になるとゼロ検出器２４で零検出が行なわ
れ、次のカウンタクロック信号の立ち上りに同期してＰ
ＷＭ出力信号が反転される。その後カウントダウンが進
み、下位４ｂｉｔの第３タイマ／カウンタ２２２が零に
なるとゼロ検出器２５で零検出が行なわれ、リロードレ
ジスタ１１から初期値がタイマ／カウンタ２２にロード
される。この初期値のロードと同時にＰＷＭ出力信号が
Ｈレベルになる。

【００２５】また、ゼロ検出器２３で零検出が行われ、
かつゼロ検出器２４及び２５で零検出が行われると論理
積回路２６から零検出信号が出力される。この零検出信
号はＰＷＭ出力モード以外に利用される。

【００２６】このように構成されるＰＷＭ回路のＰＷＭ
出力信号においては、第２初期値（中位）で予め設定し
た５カウントクロック分に零までカウントするゼロ検出
器２４の使用で１カウントクロック分を加算した６カウ
ントクロック分のパルス幅の総和が得られる。さらに、
ＰＷＭ回路のＰＷＭ出力信号においては、第１初期値
（下位）で予め設定した９カウントクロック分に零まで
カウントするゼロ検出器２５の使用で１カウントクロッ
ク分を加算した１０カウントクロック分のパルス周期が
得られる。

【００２７】そして、このように構成されるＰＷＭ回路
においては、図４及び図５に示す以下の別の特徴があ
る。

【００２８】まず、前提条件として、前述のＰＷＭ回路
と同様に１つのタイマ／カウンタ２２が３つの第１タイ
マ／カウンタＡ、第２タイマ／カウンタＢ及び第３タイ
マ／カウンタＣで構成される。第１タイマ／カウンタＡ
はＰＷＭ出力信号のパルス幅制御用として使用される。
第２タイマ／カウンタＢはパルス幅の総カウント用とし
て使用される。第３タイマ／カウンタＣはＰＷＭ出力信
号の周期制御用として使用される。

【００２９】図４に示すタイムチャートは、第１タイマ
／カウンタＡに第１初期値「１１」、第２タイマ／カウ
ンタＢに第２初期値「０１０」及び第３タイマ／カウン
タＣに第３初期値「１０１」を各々ロードした場合にお
けるＰＷＭ出力信号を示す。つまり、一例として第２初
期値に比べて第１初期値が等しいか大きい場合（第１初
期値≧第２初期値）のタイムチャートであり、初期値の
大小関係は第２初期値＜第１初期値＜第３初期値の場合
である。このような条件で初期値が与えられた場合、す
なわち第１初期値≧第２初期値で初期値が与えられた場
合には、前述の先行技術である図６に示すＰＷＭ回路の
ＰＷＭ出力信号と同様なＰＷＭ出力信号が得られる。つ
まり、前述の第３タイマ／カウンタ２２２で制御される
１周期中に複数の反転制御が行われるＰＷＭ出力信号と
は別に、第３タイマ／カウンタＣで制御される１周期中
に１回の反転制御が行われるＰＷＭ出力信号が得られ
る。

【００３０】図５に示すタイムチャートは、第１タイマ
／カウンタＡに第１初期値「１０」、第２タイマ／カウ
ンタＢに第２初期値「０１１」及び第３タイマ／カウン
タＣに第３初期値「００１」を各々ロードした場合にお
けるＰＷＭ出力信号を示す。つまり、一例として第３初
期値に比べて第２初期値が等しいか大きい場合（第２初
期値≧第３初期値）のタイムチャートであり、初期値の
大小関係は第３初期値＜第１初期値＜第２初期値の場合
である。このような条件で初期値が与えられた場合に
は、第３タイマ／カウンタＣが零になるとＰＷＭ回路の
ＰＷＭ出力信号がＨレベルになり、常にＰＷＭ出力がＨ
になる。つまり、第３タイマ／カウンタＣで制御される
１周期中に反転制御が行われないＰＷＭ出力信号が得ら
れる。

【００３１】すなわち、本発明に係るＰＷＭ回路におい
ては、第１、第２及び第３初期値の設定を変えるだけで
複数のＰＷＭ出力モードが得られ、ＰＷＭ出力モードに
柔軟性が得られる。従って、本発明に係るＰＷＭ回路は
単に初期値の設定を変えるだけで従来のＰＷＭ回路の動
作が簡単に得られる。

【００３２】以上説明したように、本発明に係るＰＷＭ
回路においては、第１初期値がロードされるとクロック
信号がカウントされる新たな第１タイマ／カウンタ２２
０と、前記第１初期値と異なる第２初期値がロードされ
ると前記クロック信号がカウントされる第２タイマ／カ
ウンタ２２１と、前記第１初期値及び第２初期値と異な
る第３初期値がロードされると前記クロック信号がカウ
ントされる第３タイマ／カウンタ２２２と、前記第１タ
イマ／カウンタ２２０及び第２タイマ／カウンタ２２１
がタイムオーバした場合に出力値が反転され、前記第３
タイマ／カウンタ２２２がタイムオーバした場合に出力
値がハイレベルにされるとともに、前記第１初期値、第
２初期値及び第３初期値がリロードされる制御信号出力
手段（ゼロ検出器２３〜２５、ＰＷＭ出力回路２７等）
と、を備える。

【００３３】この構成により、ＰＷＭ回路においては、
１つのタイマ／カウンタ２２が互いに異なる機能を備え
た３つの第１、第２及び第３タイマ／カウンタ２２０〜
２２２で構成される。前記第１タイマ／カウンタ２２０
及び第２タイマ／カウンタ２２１は回路動作時に不要と
される素子で構成され、出力制御信号の反転制御が行わ
れる。さらに詳細には新たなタイマ／カウンタとしての
第１タイマ／カウンタ２２０は出力信号のパルス幅の分
割制御に使用され、第２タイマ／カウンタ２２１はパル
ス幅の総和カウントに使用される。前記第３タイマ／カ
ウンタ２２２は本来のタイマ／カウンタとして使用さ
れ、出力制御信号の再反転制御及び出力制御信号の周期
制御が行われる。

【００３４】従って、無駄になっていたタイマ／カウン
タ２２の一部の素子が第１タイマ／カウンタ２２０及び
第２タイマ／カウンタ２２１として有効に利用される。
特に第１タイマ／カウンタ２２０及び第２タイマ／カウ
ンタ２２１においては、新たな回路素子を付加せずに無
駄な回路素子を有効利用し、第３タイマ／カウンタ２２
２で制御される１周期中に複数の反転制御が行え、複数
のパルス幅の総和カウントが行なえる。すなわち、ＰＷ
Ｍ回路において新たな素子の付加が回避されるので回路
構成が簡略化できる。さらに、回路構成の簡略化で回路
動作が簡略化できるとともに、回路動作が簡略化されて
も第１、第２及び第３初期値の設定を変えるだけで複数
のＰＷＭ出力モードが得られるのでＰＷＭ出力モードに
柔軟性が得られる。特に、本発明は細かく周期を制御す
る必要性が高いＰＷＭ回路に有効である。

【００３５】なお、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。

【００３６】例えば、本発明は、前述のＰＷＭ回路にお
いて、「零」検出に代えて「１」検出にしてもよい。

【００３７】また、本発明は、前述のＰＷＭ回路におい
て、ダウンカウントに代えてアップカウントにしてもよ
い。

【００３８】さらに、本発明は、前述のＰＷＭ回路にお
いて、カウントクロックの立ち上がりの動作に代えて立
ち下がりの動作にしてもよい。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
タイマ／カウンタの素子数の減少で回路構成が簡略化で
き、かつ回路動作を簡略化しつつ出力モードに柔軟性が
得られる可変分周器の提供ができる。特に本発明におい
ては可変分周器のなかでも上記効果が得られるＰＷＭ回
路の提供ができる。

【図面の簡単な説明】

【図１】本発明に係るＰＷＭ回路の回路構成図である。

【図２】前記ＰＷＭ回路のタイマ／カウンタにおいてカ
ウント値を示す図である。

【図３】前記ＰＷＭ回路の回路動作を示すタイムチャー
トである。

【図４】前記ＰＷＭ回路の他の回路動作を示すタイムチ
ャートである。

【図５】前記ＰＷＭ回路の他の回路動作を示すタイムチ
ャートである。

【図６】本発明に係るＰＷＭ回路の先行技術となるＰＷ
Ｍ回路の回路構成図である。

【図７】従来のＰＷＭ回路の回路構成図である。

【符号の説明】

２１ リロードレジスタ ２２ タイマ／カウンタ ２２０ 第１タイマ／カウンタ ２２１ 第２タイマ／カウンタ ２２２ 第３タイマ／カウンタ ２３、２４、２５ ゼロ検出器 ２７ ＰＷＭ出力回路 ２８ 出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１初期値がロードされるとクロック信
   号がカウントされる第１タイマ／カウンタと、 前記第１初期値と異なる第２初期値がロードされると前
   記クロック信号がカウントされる第２タイマ／カウンタ
   と、 前記第１初期値及び第２初期値と異なる第３初期値がロ
   ードされると前記クロック信号がカウントされる第３タ
   イマ／カウンタと、 前記第１及び第２タイマ／カウンタがタイムオーバした
   場合に出力値が反転され、前記第３タイマ／カウンタが
   タイムオーバした場合に出力値が再反転されるととも
   に、前記第１初期値、第２初期値及び第３初期値がリロ
   ードされる制御信号出力手段と、 を備えたことを特徴とする可変分周器。
2. 【請求項２】 前記請求項１に記載される可変分周器は
   パルス幅変調器であることを特徴とする可変分周器。