JPH0555923A - Ｐｗｍパルス発生回路 - Google Patents
Ｐｗｍパルス発生回路Info
- Publication number
- JPH0555923A JPH0555923A JP23881991A JP23881991A JPH0555923A JP H0555923 A JPH0555923 A JP H0555923A JP 23881991 A JP23881991 A JP 23881991A JP 23881991 A JP23881991 A JP 23881991A JP H0555923 A JPH0555923 A JP H0555923A
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- Japan
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- signal
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- pwm
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Abstract
(57)【要約】
【目的】 半導体スイッチング素子によって構成したイ
ンバータの出力側に設けられたフィルタの容量を軽減さ
せるＰＷＭパルス発生回路。 【構成】 複数ビットのディジタル信号よりなるＰＷＭ
波形データを相ラッチ信号によってラッチするラッチ回
路、このラッチ回路から出力されるＰＷＭ波形データを
１／２シフトして入力するカウンタ１、前記ＰＷＭ波形
データをそのまま入力するカウンタ２によって構成した
ＰＷＭパルス発生回路であって、カウンタ１に対しては
ＡＮＤゲート５を介して、カウンタ２に対してはＡＮＤ
ゲート６を介してクロック信号を選択させることによっ
てカウンタ１およびカウンタ２の作動タイミングを調整
し、ＰＷＭ波形データの送出を制御する。
ンバータの出力側に設けられたフィルタの容量を軽減さ
せるＰＷＭパルス発生回路。 【構成】 複数ビットのディジタル信号よりなるＰＷＭ
波形データを相ラッチ信号によってラッチするラッチ回
路、このラッチ回路から出力されるＰＷＭ波形データを
１／２シフトして入力するカウンタ１、前記ＰＷＭ波形
データをそのまま入力するカウンタ２によって構成した
ＰＷＭパルス発生回路であって、カウンタ１に対しては
ＡＮＤゲート５を介して、カウンタ２に対してはＡＮＤ
ゲート６を介してクロック信号を選択させることによっ
てカウンタ１およびカウンタ２の作動タイミングを調整
し、ＰＷＭ波形データの送出を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、電力変換器に広く使
用されている半導体スイッチング素子を制御するＰＷＭ
制御回路における、ＰＷＭパルス発生回路に関するもの
である。
用されている半導体スイッチング素子を制御するＰＷＭ
制御回路における、ＰＷＭパルス発生回路に関するもの
である。
【０００２】
【従来の技術】半導体スイッチング素子を使用した電力
変換器の概略回路構成は図５に示す通りである。図５に
おいて、直流電源１０７はインバータ１０４において交
流変換されフィルタ１０５を介して負荷１０６へ供給さ
れる。前記インバータ１０４はディジタル化されたＰＷ
Ｍ波形発生源１０１を備えたＰＷＭパルス発生回路１０
２によって制御される。従来技術によるＰＷＭパルス発
生回路は図６に示す回路によって構成されており、ディ
ジタル化されたＰＷＭ波形データは例えば１０ビットの
ディジタル信号であって相ラッチ信号によってラッチ回
路１１０にラッチされ、ロード信号によってラッチ回路
１１０からカウンタ１１２へ出力される。カウンタ１１
２はクロック信号発生器１１１からのクロック信号ＣＬ
Ｋ０によってラッチ回路１１０から入力したデータをカ
ウント（減算）するが、このカウント開始はロード信号
によって行われる。図７は前記ＰＷＭパルス発生回路に
おける信号波形を示す波形図であって、ロード信号によ
りカウンタ１１２からのデータはＯＲゲート１１３とＤ
−ＦＦ１１４を介して出力される。カウンタ１１２のデ
ータは減算されて零になるとborrow信号が立ちデータ出
力は停止となる。即ち、従来技術によるＰＷＭパルス発
生回路からの出力パルス波形はロード信号によってパル
ス波形の立上りを制御され、カウンタによって立下り
（パルス幅）を規制されるものであるから、３相スイッ
チング素子のＵ相とＶ相へ供給されるＰＷＭパルス波形
を例として示すと図８（ａ）のようになる。図８（ａ）
において、ＰＷＭパルス波形ＵとＶの周期は共にＴであ
りパルス立上りのタイミングも同一であるが、それぞれ
のパルス波形のセンタはｔだけずれているので、出力正
弦波の位相もｔだけずれる。従って、スイッチング素子
に付帯する出力側フィルタから見たＵ−Ｖ間の出力電圧
波形は前記２つのＰＷＭパルス波形の差に対応した正弦
波形となる。
変換器の概略回路構成は図５に示す通りである。図５に
おいて、直流電源１０７はインバータ１０４において交
流変換されフィルタ１０５を介して負荷１０６へ供給さ
れる。前記インバータ１０４はディジタル化されたＰＷ
Ｍ波形発生源１０１を備えたＰＷＭパルス発生回路１０
２によって制御される。従来技術によるＰＷＭパルス発
生回路は図６に示す回路によって構成されており、ディ
ジタル化されたＰＷＭ波形データは例えば１０ビットの
ディジタル信号であって相ラッチ信号によってラッチ回
路１１０にラッチされ、ロード信号によってラッチ回路
１１０からカウンタ１１２へ出力される。カウンタ１１
２はクロック信号発生器１１１からのクロック信号ＣＬ
Ｋ０によってラッチ回路１１０から入力したデータをカ
ウント（減算）するが、このカウント開始はロード信号
によって行われる。図７は前記ＰＷＭパルス発生回路に
おける信号波形を示す波形図であって、ロード信号によ
りカウンタ１１２からのデータはＯＲゲート１１３とＤ
−ＦＦ１１４を介して出力される。カウンタ１１２のデ
ータは減算されて零になるとborrow信号が立ちデータ出
力は停止となる。即ち、従来技術によるＰＷＭパルス発
生回路からの出力パルス波形はロード信号によってパル
ス波形の立上りを制御され、カウンタによって立下り
（パルス幅）を規制されるものであるから、３相スイッ
チング素子のＵ相とＶ相へ供給されるＰＷＭパルス波形
を例として示すと図８（ａ）のようになる。図８（ａ）
において、ＰＷＭパルス波形ＵとＶの周期は共にＴであ
りパルス立上りのタイミングも同一であるが、それぞれ
のパルス波形のセンタはｔだけずれているので、出力正
弦波の位相もｔだけずれる。従って、スイッチング素子
に付帯する出力側フィルタから見たＵ−Ｖ間の出力電圧
波形は前記２つのＰＷＭパルス波形の差に対応した正弦
波形となる。
【０００３】
【発明が解決しようとする課題】従来技術によるＰＷＭ
パルス波形はパルスの立上りを制御するものであるが、
パルス波形のセンタが同一になるように制御すると図８
（ｂ）に示すようになる。図８（ｂ）において、ＰＷＭ
パルスＵとＶのパルス幅が異なるとパルス波形の立上り
と立下りのタイミングも異なるので、出力側フィルタか
ら見たＵ−Ｖ間の出力電圧は２つの山をもった正弦波形
となり、２倍の周波数をもった正弦波形とみなすことが
できる。出力フィルタの容量は周波数が高いほど小さく
なるので、パルス波形のセンタが一致するように制御す
ると出力フィルタにおける周波数を見掛上２倍にするこ
とになり、出力フィルタ容量を縮減させることが可能と
なる。この発明は、ＰＷＭパルス波形のセンタが一致す
るようにパルスの立上りと立下りを制御し、出力フィル
タ容量の縮減を可能とするＰＷＭパルス発生回路を提供
することを目的とするものである。
パルス波形はパルスの立上りを制御するものであるが、
パルス波形のセンタが同一になるように制御すると図８
（ｂ）に示すようになる。図８（ｂ）において、ＰＷＭ
パルスＵとＶのパルス幅が異なるとパルス波形の立上り
と立下りのタイミングも異なるので、出力側フィルタか
ら見たＵ−Ｖ間の出力電圧は２つの山をもった正弦波形
となり、２倍の周波数をもった正弦波形とみなすことが
できる。出力フィルタの容量は周波数が高いほど小さく
なるので、パルス波形のセンタが一致するように制御す
ると出力フィルタにおける周波数を見掛上２倍にするこ
とになり、出力フィルタ容量を縮減させることが可能と
なる。この発明は、ＰＷＭパルス波形のセンタが一致す
るようにパルスの立上りと立下りを制御し、出力フィル
タ容量の縮減を可能とするＰＷＭパルス発生回路を提供
することを目的とするものである。
【０００４】
【課題を解決するための手段】上述した課題を解決する
ために、この発明によるＰＷＭパルス発生回路は、複数
ビットのディジタル信号よりなるＰＷＭ波形データを相
ラッチ信号によってラッチするラッチ回路と、ロード信
号によって前記ラッチ回路にラッチされたＰＷＭ波形デ
ータを１／２シフトしたうえで入力すると共にＡＮＤゲ
ート５を介して作動タイミングを調整されたクロック信
号によってカウント（加算）を開始し、入力したデータ
が飽和するとcarry 信号が立ってカウントを停止するカ
ウンタ１と、このカウンタ１がカウントを停止すると同
時に入力した前記ラッチ回路にラッチされたデータをＡ
ＮＤゲート６を介して作動タイミングを調整されたクロ
ック信号によってカウント（減算）を開始すると共に出
力信号が反転して出力を開始させ、入力データが零にな
るとborrow信号が立って出力を停止するカウンタ２と、
によって構成したことを特徴とするＰＷＭパルス発生回
路である。なお、カウンタ１へ入力するＰＷＭ波形デー
タを１／２シフトすると共に信号を反転させたものと
し、カウンタ１におけるカウントを減算とすることによ
って同一の効果を実現できる。
ために、この発明によるＰＷＭパルス発生回路は、複数
ビットのディジタル信号よりなるＰＷＭ波形データを相
ラッチ信号によってラッチするラッチ回路と、ロード信
号によって前記ラッチ回路にラッチされたＰＷＭ波形デ
ータを１／２シフトしたうえで入力すると共にＡＮＤゲ
ート５を介して作動タイミングを調整されたクロック信
号によってカウント（加算）を開始し、入力したデータ
が飽和するとcarry 信号が立ってカウントを停止するカ
ウンタ１と、このカウンタ１がカウントを停止すると同
時に入力した前記ラッチ回路にラッチされたデータをＡ
ＮＤゲート６を介して作動タイミングを調整されたクロ
ック信号によってカウント（減算）を開始すると共に出
力信号が反転して出力を開始させ、入力データが零にな
るとborrow信号が立って出力を停止するカウンタ２と、
によって構成したことを特徴とするＰＷＭパルス発生回
路である。なお、カウンタ１へ入力するＰＷＭ波形デー
タを１／２シフトすると共に信号を反転させたものと
し、カウンタ１におけるカウントを減算とすることによ
って同一の効果を実現できる。
【０００５】
【作用】出力信号における“Ｌ”レベルの期間はカウン
タ１によって規制され、“Ｈ”レベルの期間である出力
信号のパルス幅はカウンタ２によって規制される。ま
た、１／２シフトしたデータをカウンタ１においてカウ
ントして出力信号の“Ｌ”レベル期間を規制するので、
出力信号パルス波形のセンタを正確に一致させることが
できる。
タ１によって規制され、“Ｈ”レベルの期間である出力
信号のパルス幅はカウンタ２によって規制される。ま
た、１／２シフトしたデータをカウンタ１においてカウ
ントして出力信号の“Ｌ”レベル期間を規制するので、
出力信号パルス波形のセンタを正確に一致させることが
できる。
【０００６】
【実施例】以下、この発明に係る実施例を図面を参照し
ながら説明する。図１と図２はこの発明によるＰＷＭパ
ルス発生回路の２つの実施例を示すブロック回路図であ
る。
ながら説明する。図１と図２はこの発明によるＰＷＭパ
ルス発生回路の２つの実施例を示すブロック回路図であ
る。
【０００７】図１において、ラッチ回路３は１０ビット
のディジタル信号よりなるＰＷＭ波形データを相ラッチ
信号によってラッチしておき、ロード信号によってカウ
ンタ１とカウンタ２へ送出する。カウンタ１はシフタ４
によって前記ＰＷＭ波形データを１／２シフトした９ビ
ットのディジタル信号を入力し、また、クロック発生器
１１のクロック信号ＣＬＫ０はＡＮＤゲート５を介して
作動タイミングを制御されたクロック信号ＣＬＫ１とな
り、ロード指令信号と共に入力する。カウンタ１の出力
側にはＯＲゲート７とＤ−Ｆ・Ｆ８より成るディジタル
回路１２が接続されており、前記ＯＲゲート７の入力端
子はカウンタ１の出力端子とロード信号回路に接続され
ている。また、前記Ｄ−Ｆ・Ｆ８の出力端子はディジタ
ル回路１３を構成するＯＲゲート９の一方の入力端子、
前記ＡＮＤゲート５の一方の入力端子およびＡＮＤゲー
ト６の負論理端子と接続されている。さらに、カウンタ
２はラッチ回路３より１０ビットのディジタル信号より
なるＰＷＭ波形データを入力し、ＡＮＤゲート６を介し
て作動タイミングを制御されたクロック信号ＣＬＫ２と
ロード信号を入力しており、その出力信号はＯＲゲート
９とＤ−Ｆ・Ｆ１０より成るディジタル回路１３を介し
て出力される。
のディジタル信号よりなるＰＷＭ波形データを相ラッチ
信号によってラッチしておき、ロード信号によってカウ
ンタ１とカウンタ２へ送出する。カウンタ１はシフタ４
によって前記ＰＷＭ波形データを１／２シフトした９ビ
ットのディジタル信号を入力し、また、クロック発生器
１１のクロック信号ＣＬＫ０はＡＮＤゲート５を介して
作動タイミングを制御されたクロック信号ＣＬＫ１とな
り、ロード指令信号と共に入力する。カウンタ１の出力
側にはＯＲゲート７とＤ−Ｆ・Ｆ８より成るディジタル
回路１２が接続されており、前記ＯＲゲート７の入力端
子はカウンタ１の出力端子とロード信号回路に接続され
ている。また、前記Ｄ−Ｆ・Ｆ８の出力端子はディジタ
ル回路１３を構成するＯＲゲート９の一方の入力端子、
前記ＡＮＤゲート５の一方の入力端子およびＡＮＤゲー
ト６の負論理端子と接続されている。さらに、カウンタ
２はラッチ回路３より１０ビットのディジタル信号より
なるＰＷＭ波形データを入力し、ＡＮＤゲート６を介し
て作動タイミングを制御されたクロック信号ＣＬＫ２と
ロード信号を入力しており、その出力信号はＯＲゲート
９とＤ−Ｆ・Ｆ１０より成るディジタル回路１３を介し
て出力される。
【０００８】次に、このＰＷＭパルス発生回路の動作を
図１と図１における各種信号のタイミング・チャートを
示す図３によって説明する。ロード信号がこのＰＷＭパ
ルス制御回路に入力されると、ラッチ回路３によってラ
ッチされたＰＷＭ波形データは１／２シフトしたものを
カウンタ１へ、ラッチデータそのものをカウンタ２へそ
れぞれロードする。１０ＭＨｚのクロック信号ＣＬＫ０
はＡＮＤゲート５を介してカウンタ１へ、また、ＡＮＤ
ゲート６を介してカウンタ２へ供給されるが、ディジタ
ル回路１２から出力される信号ＣＫＳを入力するＡＮＤ
ゲート５からのクロック信号ＣＬＫ１のみが作動し、カ
ウンタ１が加算されてゆく。カウンタ１のデータが飽和
するとcarry 信号が立ち、前記信号ＣＫＳが反転する。
この結果、クロック信号ＣＬＫ１は停止し、反転した信
号ＣＫＳを入力するＡＮＤゲート６を介してクロック信
号ＣＬＫ２が作動する。この時、出力信号が反転して出
力を開始すると共にカウンタ２が減算されてゆき、カウ
ンタ２のデータが零になるとborrow信号が立ち出力を停
止する。
図１と図１における各種信号のタイミング・チャートを
示す図３によって説明する。ロード信号がこのＰＷＭパ
ルス制御回路に入力されると、ラッチ回路３によってラ
ッチされたＰＷＭ波形データは１／２シフトしたものを
カウンタ１へ、ラッチデータそのものをカウンタ２へそ
れぞれロードする。１０ＭＨｚのクロック信号ＣＬＫ０
はＡＮＤゲート５を介してカウンタ１へ、また、ＡＮＤ
ゲート６を介してカウンタ２へ供給されるが、ディジタ
ル回路１２から出力される信号ＣＫＳを入力するＡＮＤ
ゲート５からのクロック信号ＣＬＫ１のみが作動し、カ
ウンタ１が加算されてゆく。カウンタ１のデータが飽和
するとcarry 信号が立ち、前記信号ＣＫＳが反転する。
この結果、クロック信号ＣＬＫ１は停止し、反転した信
号ＣＫＳを入力するＡＮＤゲート６を介してクロック信
号ＣＬＫ２が作動する。この時、出力信号が反転して出
力を開始すると共にカウンタ２が減算されてゆき、カウ
ンタ２のデータが零になるとborrow信号が立ち出力を停
止する。
【０００９】請求項２における実施例は図２と図４に示
す通りである。図１と図２の相違はカウンタ１へ入力す
るＰＷＭ波形データをインバータ１４によって反転させ
たこと、およびカウンタ１は加算ではなく減算を行い、
データが零になった時はborrow信号を出力することであ
り、その他は全く同一であるので説明は省略する。ま
た、図３と図４の相違もカウンタ１から出力するcarry
信号がborrow信号に変わったこと、およびカウンタ１の
Ｄ１〜Ｄ９の信号波形の極性が反転したことのみである
ので説明は省略する。
す通りである。図１と図２の相違はカウンタ１へ入力す
るＰＷＭ波形データをインバータ１４によって反転させ
たこと、およびカウンタ１は加算ではなく減算を行い、
データが零になった時はborrow信号を出力することであ
り、その他は全く同一であるので説明は省略する。ま
た、図３と図４の相違もカウンタ１から出力するcarry
信号がborrow信号に変わったこと、およびカウンタ１の
Ｄ１〜Ｄ９の信号波形の極性が反転したことのみである
ので説明は省略する。
【００１０】従って、カウンタ１によって出力信号はそ
の立上りを規制され、カウンタ２によってその立下り、
即ち、パルス幅を規制される。また、カウンタ１へ入力
するデータは１／２シフトされているので、波形のセン
タを正確に一致させることができる。
の立上りを規制され、カウンタ２によってその立下り、
即ち、パルス幅を規制される。また、カウンタ１へ入力
するデータは１／２シフトされているので、波形のセン
タを正確に一致させることができる。
【００１１】
【発明の効果】以上説明したように、この発明によるＰ
ＷＭパルス発生回路は、複数ビットのディジタル信号よ
りなるＰＷＭ波形データを相ラッチ信号によりラッチす
るラッチ回路、前記ＰＷＭ波形データを１／２シフトし
て入力するカウンタ１およびそのまま入力するカウンタ
２によって構成されており、クロック信号をＡＮＤゲー
トを介することによってカウンタに入力させ、その作動
タイミングを調整してカウンタ１とカウンタ２を加算ま
たは減算させることにより出力されるＰＷＭ波形の立上
りと立下りを制御し、かつ、波形のセンタを一致させる
ことができる。従って、出力フィルタ側における相間電
圧は各相の正弦波形の差となるので、正弦波形の中央部
が凹となった２倍周波数の波形となり、容量が周波数に
反比例して小さくなる出力フィルタの容量を縮減できる
効果がある。
ＷＭパルス発生回路は、複数ビットのディジタル信号よ
りなるＰＷＭ波形データを相ラッチ信号によりラッチす
るラッチ回路、前記ＰＷＭ波形データを１／２シフトし
て入力するカウンタ１およびそのまま入力するカウンタ
２によって構成されており、クロック信号をＡＮＤゲー
トを介することによってカウンタに入力させ、その作動
タイミングを調整してカウンタ１とカウンタ２を加算ま
たは減算させることにより出力されるＰＷＭ波形の立上
りと立下りを制御し、かつ、波形のセンタを一致させる
ことができる。従って、出力フィルタ側における相間電
圧は各相の正弦波形の差となるので、正弦波形の中央部
が凹となった２倍周波数の波形となり、容量が周波数に
反比例して小さくなる出力フィルタの容量を縮減できる
効果がある。
【図１】この発明の実施例を示すＰＷＭパルス発生回路
のブロック回路図。
のブロック回路図。
【図２】この発明のもう一つの実施例を示すＰＷＭパル
ス発生回路のブロック回路図。
ス発生回路のブロック回路図。
【図３】図１における各種信号のタイミング・チャー
ト。
ト。
【図４】図２における各種信号のタイミング・チャー
ト。
ト。
【図５】半導体スイッチング素子を使用した電力変換器
の回路構成を示す概略図。
の回路構成を示す概略図。
【図６】従来技術によるＰＷＭパルス発生回路。
【図７】従来技術におけるタイミング・チャート。
【図８】スイッチング回路におけるＰＷＭ波形図であっ
て、（ａ）は従来技術による場合、（ｂ）はこの発明に
よる場合を示す。
て、（ａ）は従来技術による場合、（ｂ）はこの発明に
よる場合を示す。
【符号の説明】 ３ ラッチ回路 １，２ カウンタ ４ シフタ ５，６ ＡＮＤゲート １１ クロック発生器 １２，１３ ディジタル回路 １４ インバータ
Claims (2)
- 【請求項１】 半導体スイッチング素子を制御する複数
ビットのディジタル信号よりなるＰＷＭ波形データを相
ラッチ信号によってラッチするラッチ回路と、 ロード信号によって前記ラッチ回路にラッチされたＰＷ
Ｍ波形データを１／２シフトしたうえで入力すると共に
ＡＮＤゲート（５）を介して作動タイミングを調整され
たクロック信号によってカウント（加算）を開始し、入
力した前記ＰＷＭ波形データが飽和するとcarry 信号が
立ってカウントを停止するカウンタ（１）と、 前記カウンタ（１）がカウントを停止すると同時に入力
した前記ラッチ回路にラッチされたＰＷＭ波形データを
ＡＮＤゲート（６）を介して作動タイミングを調整され
たクロック信号によってカウント（減算）を開始すると
共に出力信号が反転して出力を開始し、入力した前記Ｐ
ＷＭ波形データが零になるとborrow信号が立って出力を
停止するカウンタ（２）と、 によって構成したことを特徴とするＰＷＭパルス発生回
路。 - 【請求項２】 カウンタ（１）へ入力するＰＷＭ波形デ
ータは１／２シフトした複数のディジタル信号を反転さ
せたものとし、 ＡＮＤゲート（５）を介して作動タイミングを調整され
たクロック信号によっる前記カウンタ（１）のカウント
は減算とし、入力したＰＷＭ波形データが零となったと
きはborrow信号を出力することを特徴とする請求項１に
記載のＰＷＭパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23881991A JPH0555923A (ja) | 1991-08-27 | 1991-08-27 | Ｐｗｍパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23881991A JPH0555923A (ja) | 1991-08-27 | 1991-08-27 | Ｐｗｍパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555923A true JPH0555923A (ja) | 1993-03-05 |
Family
ID=17035753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23881991A Pending JPH0555923A (ja) | 1991-08-27 | 1991-08-27 | Ｐｗｍパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015156140A (ja) * | 2014-02-20 | 2015-08-27 | 東芝テック株式会社 | カウンタ |
-
1991
- 1991-08-27 JP JP23881991A patent/JPH0555923A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015156140A (ja) * | 2014-02-20 | 2015-08-27 | 東芝テック株式会社 | カウンタ |
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