JPH0555923A - Pwmパルス発生回路 - Google Patents

Pwmパルス発生回路

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JPH0555923A
JPH0555923A JP23881991A JP23881991A JPH0555923A JP H0555923 A JPH0555923 A JP H0555923A JP 23881991 A JP23881991 A JP 23881991A JP 23881991 A JP23881991 A JP 23881991A JP H0555923 A JPH0555923 A JP H0555923A
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JP
Japan
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counter
signal
waveform data
pwm
output
Prior art date
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Pending
Application number
JP23881991A
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English (en)
Inventor
Takatoshi Komaoka
隆敏 駒岡
Kazuhiro Hamamoto
一宏 濱本
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Nippon Electric Industry Co Ltd
Original Assignee
Nippon Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 半導体スイッチング素子によって構成したイ
ンバータの出力側に設けられたフィルタの容量を軽減さ
せるPWMパルス発生回路。 【構成】 複数ビットのディジタル信号よりなるPWM
波形データを相ラッチ信号によってラッチするラッチ回
路、このラッチ回路から出力されるPWM波形データを
1/2シフトして入力するカウンタ1、前記PWM波形
データをそのまま入力するカウンタ2によって構成した
PWMパルス発生回路であって、カウンタ1に対しては
ANDゲート5を介して、カウンタ2に対してはAND
ゲート6を介してクロック信号を選択させることによっ
てカウンタ1およびカウンタ2の作動タイミングを調整
し、PWM波形データの送出を制御する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、電力変換器に広く使
用されている半導体スイッチング素子を制御するPWM
制御回路における、PWMパルス発生回路に関するもの
である。
【0002】
【従来の技術】半導体スイッチング素子を使用した電力
変換器の概略回路構成は図5に示す通りである。図5に
おいて、直流電源107はインバータ104において交
流変換されフィルタ105を介して負荷106へ供給さ
れる。前記インバータ104はディジタル化されたPW
M波形発生源101を備えたPWMパルス発生回路10
2によって制御される。従来技術によるPWMパルス発
生回路は図6に示す回路によって構成されており、ディ
ジタル化されたPWM波形データは例えば10ビットの
ディジタル信号であって相ラッチ信号によってラッチ回
路110にラッチされ、ロード信号によってラッチ回路
110からカウンタ112へ出力される。カウンタ11
2はクロック信号発生器111からのクロック信号CL
K0によってラッチ回路110から入力したデータをカ
ウント(減算)するが、このカウント開始はロード信号
によって行われる。図7は前記PWMパルス発生回路に
おける信号波形を示す波形図であって、ロード信号によ
りカウンタ112からのデータはORゲート113とD
−FF114を介して出力される。カウンタ112のデ
ータは減算されて零になるとborrow信号が立ちデータ出
力は停止となる。即ち、従来技術によるPWMパルス発
生回路からの出力パルス波形はロード信号によってパル
ス波形の立上りを制御され、カウンタによって立下り
(パルス幅)を規制されるものであるから、3相スイッ
チング素子のU相とV相へ供給されるPWMパルス波形
を例として示すと図8(a)のようになる。図8(a)
において、PWMパルス波形UとVの周期は共にTであ
りパルス立上りのタイミングも同一であるが、それぞれ
のパルス波形のセンタはtだけずれているので、出力正
弦波の位相もtだけずれる。従って、スイッチング素子
に付帯する出力側フィルタから見たU−V間の出力電圧
波形は前記2つのPWMパルス波形の差に対応した正弦
波形となる。
【0003】
【発明が解決しようとする課題】従来技術によるPWM
パルス波形はパルスの立上りを制御するものであるが、
パルス波形のセンタが同一になるように制御すると図8
(b)に示すようになる。図8(b)において、PWM
パルスUとVのパルス幅が異なるとパルス波形の立上り
と立下りのタイミングも異なるので、出力側フィルタか
ら見たU−V間の出力電圧は2つの山をもった正弦波形
となり、2倍の周波数をもった正弦波形とみなすことが
できる。出力フィルタの容量は周波数が高いほど小さく
なるので、パルス波形のセンタが一致するように制御す
ると出力フィルタにおける周波数を見掛上2倍にするこ
とになり、出力フィルタ容量を縮減させることが可能と
なる。この発明は、PWMパルス波形のセンタが一致す
るようにパルスの立上りと立下りを制御し、出力フィル
タ容量の縮減を可能とするPWMパルス発生回路を提供
することを目的とするものである。
【0004】
【課題を解決するための手段】上述した課題を解決する
ために、この発明によるPWMパルス発生回路は、複数
ビットのディジタル信号よりなるPWM波形データを相
ラッチ信号によってラッチするラッチ回路と、ロード信
号によって前記ラッチ回路にラッチされたPWM波形デ
ータを1/2シフトしたうえで入力すると共にANDゲ
ート5を介して作動タイミングを調整されたクロック信
号によってカウント(加算)を開始し、入力したデータ
が飽和するとcarry 信号が立ってカウントを停止するカ
ウンタ1と、このカウンタ1がカウントを停止すると同
時に入力した前記ラッチ回路にラッチされたデータをA
NDゲート6を介して作動タイミングを調整されたクロ
ック信号によってカウント(減算)を開始すると共に出
力信号が反転して出力を開始させ、入力データが零にな
るとborrow信号が立って出力を停止するカウンタ2と、
によって構成したことを特徴とするPWMパルス発生回
路である。なお、カウンタ1へ入力するPWM波形デー
タを1/2シフトすると共に信号を反転させたものと
し、カウンタ1におけるカウントを減算とすることによ
って同一の効果を実現できる。
【0005】
【作用】出力信号における“L”レベルの期間はカウン
タ1によって規制され、“H”レベルの期間である出力
信号のパルス幅はカウンタ2によって規制される。ま
た、1/2シフトしたデータをカウンタ1においてカウ
ントして出力信号の“L”レベル期間を規制するので、
出力信号パルス波形のセンタを正確に一致させることが
できる。
【0006】
【実施例】以下、この発明に係る実施例を図面を参照し
ながら説明する。図1と図2はこの発明によるPWMパ
ルス発生回路の2つの実施例を示すブロック回路図であ
る。
【0007】図1において、ラッチ回路3は10ビット
のディジタル信号よりなるPWM波形データを相ラッチ
信号によってラッチしておき、ロード信号によってカウ
ンタ1とカウンタ2へ送出する。カウンタ1はシフタ4
によって前記PWM波形データを1/2シフトした9ビ
ットのディジタル信号を入力し、また、クロック発生器
11のクロック信号CLK0はANDゲート5を介して
作動タイミングを制御されたクロック信号CLK1とな
り、ロード指令信号と共に入力する。カウンタ1の出力
側にはORゲート7とD−F・F8より成るディジタル
回路12が接続されており、前記ORゲート7の入力端
子はカウンタ1の出力端子とロード信号回路に接続され
ている。また、前記D−F・F8の出力端子はディジタ
ル回路13を構成するORゲート9の一方の入力端子、
前記ANDゲート5の一方の入力端子およびANDゲー
ト6の負論理端子と接続されている。さらに、カウンタ
2はラッチ回路3より10ビットのディジタル信号より
なるPWM波形データを入力し、ANDゲート6を介し
て作動タイミングを制御されたクロック信号CLK2と
ロード信号を入力しており、その出力信号はORゲート
9とD−F・F10より成るディジタル回路13を介し
て出力される。
【0008】次に、このPWMパルス発生回路の動作を
図1と図1における各種信号のタイミング・チャートを
示す図3によって説明する。ロード信号がこのPWMパ
ルス制御回路に入力されると、ラッチ回路3によってラ
ッチされたPWM波形データは1/2シフトしたものを
カウンタ1へ、ラッチデータそのものをカウンタ2へそ
れぞれロードする。10MHzのクロック信号CLK0
はANDゲート5を介してカウンタ1へ、また、AND
ゲート6を介してカウンタ2へ供給されるが、ディジタ
ル回路12から出力される信号CKSを入力するAND
ゲート5からのクロック信号CLK1のみが作動し、カ
ウンタ1が加算されてゆく。カウンタ1のデータが飽和
するとcarry 信号が立ち、前記信号CKSが反転する。
この結果、クロック信号CLK1は停止し、反転した信
号CKSを入力するANDゲート6を介してクロック信
号CLK2が作動する。この時、出力信号が反転して出
力を開始すると共にカウンタ2が減算されてゆき、カウ
ンタ2のデータが零になるとborrow信号が立ち出力を停
止する。
【0009】請求項2における実施例は図2と図4に示
す通りである。図1と図2の相違はカウンタ1へ入力す
るPWM波形データをインバータ14によって反転させ
たこと、およびカウンタ1は加算ではなく減算を行い、
データが零になった時はborrow信号を出力することであ
り、その他は全く同一であるので説明は省略する。ま
た、図3と図4の相違もカウンタ1から出力するcarry
信号がborrow信号に変わったこと、およびカウンタ1の
D1〜D9の信号波形の極性が反転したことのみである
ので説明は省略する。
【0010】従って、カウンタ1によって出力信号はそ
の立上りを規制され、カウンタ2によってその立下り、
即ち、パルス幅を規制される。また、カウンタ1へ入力
するデータは1/2シフトされているので、波形のセン
タを正確に一致させることができる。
【0011】
【発明の効果】以上説明したように、この発明によるP
WMパルス発生回路は、複数ビットのディジタル信号よ
りなるPWM波形データを相ラッチ信号によりラッチす
るラッチ回路、前記PWM波形データを1/2シフトし
て入力するカウンタ1およびそのまま入力するカウンタ
2によって構成されており、クロック信号をANDゲー
トを介することによってカウンタに入力させ、その作動
タイミングを調整してカウンタ1とカウンタ2を加算ま
たは減算させることにより出力されるPWM波形の立上
りと立下りを制御し、かつ、波形のセンタを一致させる
ことができる。従って、出力フィルタ側における相間電
圧は各相の正弦波形の差となるので、正弦波形の中央部
が凹となった2倍周波数の波形となり、容量が周波数に
反比例して小さくなる出力フィルタの容量を縮減できる
効果がある。
【図面の簡単な説明】
【図1】この発明の実施例を示すPWMパルス発生回路
のブロック回路図。
【図2】この発明のもう一つの実施例を示すPWMパル
ス発生回路のブロック回路図。
【図3】図1における各種信号のタイミング・チャー
ト。
【図4】図2における各種信号のタイミング・チャー
ト。
【図5】半導体スイッチング素子を使用した電力変換器
の回路構成を示す概略図。
【図6】従来技術によるPWMパルス発生回路。
【図7】従来技術におけるタイミング・チャート。
【図8】スイッチング回路におけるPWM波形図であっ
て、(a)は従来技術による場合、(b)はこの発明に
よる場合を示す。
【符号の説明】 3 ラッチ回路 1,2 カウンタ 4 シフタ 5,6 ANDゲート 11 クロック発生器 12,13 ディジタル回路 14 インバータ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体スイッチング素子を制御する複数
    ビットのディジタル信号よりなるPWM波形データを相
    ラッチ信号によってラッチするラッチ回路と、 ロード信号によって前記ラッチ回路にラッチされたPW
    M波形データを1/2シフトしたうえで入力すると共に
    ANDゲート(5)を介して作動タイミングを調整され
    たクロック信号によってカウント(加算)を開始し、入
    力した前記PWM波形データが飽和するとcarry 信号が
    立ってカウントを停止するカウンタ(1)と、 前記カウンタ(1)がカウントを停止すると同時に入力
    した前記ラッチ回路にラッチされたPWM波形データを
    ANDゲート(6)を介して作動タイミングを調整され
    たクロック信号によってカウント(減算)を開始すると
    共に出力信号が反転して出力を開始し、入力した前記P
    WM波形データが零になるとborrow信号が立って出力を
    停止するカウンタ(2)と、 によって構成したことを特徴とするPWMパルス発生回
    路。
  2. 【請求項2】 カウンタ(1)へ入力するPWM波形デ
    ータは1/2シフトした複数のディジタル信号を反転さ
    せたものとし、 ANDゲート(5)を介して作動タイミングを調整され
    たクロック信号によっる前記カウンタ(1)のカウント
    は減算とし、入力したPWM波形データが零となったと
    きはborrow信号を出力することを特徴とする請求項1に
    記載のPWMパルス発生回路。
JP23881991A 1991-08-27 1991-08-27 Pwmパルス発生回路 Pending JPH0555923A (ja)

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JPH0555923A true JPH0555923A (ja) 1993-03-05

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015156140A (ja) * 2014-02-20 2015-08-27 東芝テック株式会社 カウンタ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015156140A (ja) * 2014-02-20 2015-08-27 東芝テック株式会社 カウンタ

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