JPH0685633B2 - ポール・スイッチ点孤制御回路 - Google Patents

ポール・スイッチ点孤制御回路

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JPH0685633B2
JPH0685633B2 JP58034729A JP3472983A JPH0685633B2 JP H0685633 B2 JPH0685633 B2 JP H0685633B2 JP 58034729 A JP58034729 A JP 58034729A JP 3472983 A JP3472983 A JP 3472983A JP H0685633 B2 JPH0685633 B2 JP H0685633B2
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Description

【発明の詳細な説明】 発明の関連分野 この発明は、電気的インバータ、特にパルス幅変調イン
バータにおける電力ポールのスイツチングを制御するた
めの回路に関するものである。
従来技術 パルス幅変調式直流−交流インバータは、基本正弦波周
波数よりも速い繰返数で電力ポール・スイツチをスイツ
チングすることにより、正弦波出力を近似する。パルス
幅変調式直流−交流インバータを設計する際には、出力
電力をろ波することの負担を軽くして正弦波電圧を得る
ように若干の高調波を低い値まで低減する仕方で電力段
をスイツチングすることが望ましい。スイツチング時間
の誤差がかなり小さくても、所望値の何倍もの高調波電
圧が発生する。これは、高調波を抑圧するのに理論的に
必要である以上のかなり大きな回路フイルタを、通常、
作らせることになる。
トランジスタ・インバータでは、例えばアンダーラツプ
（underlap）状態を提供してスイツチング動作中のシユ
ート・スルー（shoot-through）を防止することが必要
である。これは、出力点を１つの極性から他の極性へ切
り換えるためには、導通中のトランジスタのターン・オ
フ後このトランジスタがもはや確実に導通したいように
するために他方のトランジスタのターン・オン前に遅れ
時間を導入しなければならないことを意味する。負荷状
態は、何回かは、第２のトランジスタが全く導通しない
ようなものである。その理由は、負荷電流が転流用ダイ
オードを通して側路され、これによりトランジスタのタ
ーン・オフ時間のスイツチング時間を縮める。従つて、
スイツチング時間は、瞬時負荷電流およびトランジスタ
のターン・オフ特性に依存して極めて可変である。従つ
て、上述したスイツチング・スケジユールは行えず、予
期しない高調波に出会う。
発明の開示 この発明の目的は、スイツチング誤差を少なくすること
である。
この発明は、各スイツチング点に必要なスイツチング時
間を予測しかつスイツチングがスケジユール通り行われ
るようにこの予測を使用して各スイツチング期間の開始
時間を調節することにより、スイツチング誤差による出
力ひずみを最少にする。一般に、電力ポール出力端子に
再生されるべき基準波形は、スイツチング制御回路から
得ることができる。基準波形内のパルスは、予め選んで
おいた時間々隔後に電力ポール出力端子に再生されるよ
うになつている。
この遅れたスイツチング・スケジユールを達成するため
に、出力サイクル中の所定パルスに対する電力ポール・
スイツチング時間を測定しかつ予め選んでおいた時間々
隔から測定したスイツチング時間を差し引いて遅れ時間
を得るのである。後続の出力サイクル中の対応するパル
スのためのスイツチング期間は、適切な基準パルス波形
に続く遅れ時間（先行の出力サイクルから得られたよう
な）に等しい点で開始される。このプロセスは各電力ポ
ール出力パルス毎に反復される。定常動作状態中、スイ
ツチング期間が後続の各出力サイクル中の対応するスイ
ツチング点で同一の長さであることが期待できると好都
合である。従つて、電力ポールは基準パルス波形に続く
予め選んでおいた時間々隔後にスイツチングする。
この発明のポール・スイッチ点弧制御回路は、第１出力
サイクル中所定のパルスに対してポール・スイッチのス
イッチング時間を測定するための測定回路手段と、予め
選んでおいた時間々隔からスイッチング時間を差し引い
て遅れ時間を得るための減算回路手段と、第２出力サイ
クル中遅れ時間と等しい期間の後に所定のパルスに相当
する第２のパルスに対してポール・スイッチ・スイッチ
ング・シーケンスを開始させる制御信号を発生するため
の制御信号発生回路手段と、インバータの出力の直流成
分が最小になるようにインバータ出力パルス幅を調整す
るための回路手段とを含む。スイツチング機能を適切に
時限化することにより、多相インバータは単一の制御回
路で制御できる。
インバータ出力の直流成分は、この直流成分を検知し、
補償信号を発生させ、かつこの補償信号に応答して出力
パルスのパルス幅を変えることにより、制御される。こ
の補償を行う回路は、出力の直流成分を検知して補償信
号を発生する積分器と、補償信号を電力ポール出力電圧
（電圧分割器によつて低減されかつ被制御立上り時間お
よび立下り時間を持つように変更された）と比較するコ
ンパレータとを含む。このコンパレータは、直流成分に
依存してパルス幅が変更された相電圧を表わす信号を発
生する。変更された相電圧信号が点弧制御回路へ帰還さ
れると、点弧制御回路は電力パルス幅を変更して出力の
直流成分を除く。
望ましい実施例の説明 インバータの第１出力サイクル 第１図の波形は、パルス幅変調インバータの単一の出力
サイクル（例えば第１出力サイクルの一部）の間のこの
発明のポール・スイツチ点弧制御回路の動作を示す。波
形Ａは、インバータの電力ポール出力端子に再生される
べき基準信号の一部のパルスＰである。この基準パルス
信号Ｐは、点弧制御回路の内部で発生させても良いし或
は外部の信号源から受けても良い。基準パルス信号Ｐの
各遷移点から一定の時間々隔Ｔがとられている。この発
明は各時間々隔Ｔの終りにポール・スイツチを閉じるよ
うに働き、これによりインバータ出力として基準パルス
信号を再生させる。適切な点弧制御機能を維持するため
に、時間々隔Ｔはポール・スイツチの少なくとも最長ス
イツチング時間と等しくなければならない。
波形Ｂのパルス信号TSは、先行のインバータ出力サイク
ル中の各スイツチング点のためのスイツチング時間の歴
史を含む。パルス信号TSの各パルスの長さは、スイツチ
ング時間と時間々隔Ｔの差に相当する。
波形Ｃの制御信号CNは、パルス信号TSの各パルスの完了
に応答し、かつポール・スイツチのスイツチング・シー
ケンスを開始させるために使用される。定常動作状態
中、スイツチング時間が後続の各出力サイクル中の対応
するスイツチング点で同一の長さであると好都合であ
る。従つて、もし時間々隔Ｔと先行の出力サイクルのス
イツチング時間との差に等しい遅れ時間（パルス信号TS
で示す）の後でスイツチング・シーケンスが開始される
ならば、実際のスイツチングは時間々隔Ｔの後で起るべ
きである。
この結果を得るのに使用される手法は第１図の他の波形
で示される。波形Ｄは、ポール・スイツチの出力電圧を
表わす信号OPである。制御信号CNの各遷移点に続いてス
イツチング遅れD1,D2およびD3が示されている。
波形Ｅ中のカーブTCは、ポール・スイツチのスイツチン
グ時間を測定するタイム・キーパ（time keeper）を表
わす。この機能は、制御信号CNの遷移時に時間々隔Ｔを
表わすカウンドでスタートしてカウント・ダウンし始め
るダウン・カウンタで行われ得る。このカウント動作は
ポール・スイツチのスイツチング時に停止し、遅れ信号
TSと等しいカウントを取り去る。このカウントは、次の
出力サイクル中のパルスを制御するために使用されるべ
きであつて、ランダム・アクセス・メモリまたはシフト
・レジスタのような記憶素子に記憶される。別法では、
アツプ・カウンタを第３図におけるように使用できる。
どちらの場合も、カウンタの最大カウントは時間々隔Ｔ
の長さに相当する。
波形ＦのパルスＷは次の出力サイクル中に必要なカウン
タからのデータをシフト・レジスタのような記憶素子へ
入れさせ、これは次のスイツチング動作に適切なデータ
を進めかつ表示する。シフト・レジスタの段数はインバ
ータの出力サイクル中のポール・スイツチのスイツチン
グ回数に等しい。波形ＧのパルスＲは、そのデータがシ
フト・レジスタに入れられた後でカウンタをリセツトす
る。
インバータの第２出力サイクル 第２図の波形は、第１図に示した第１出力サイクルに続
く第２出力サイクルに対するこの発明の機能を示す。制
御信号CNの第１遷移は、第１図に示したような第１出力
サイクルの対応するパルスに対し、ポール・スイツチの
性能に基づいて記憶素子に記憶された遅れ時間TS1だけ
遅らされる。定常動作状態では、１つの出力サイクル中
の所定のパルスに対するポール・スイツチの動作時間
は、先行の出力サイクル中の対応するパルスのための動
作時間に等しくすべきである。従つて、インバータの出
力信号OPは、制御信号CNの第１遷移に続くスイツチング
遅れD1の後で切り換わる。これは、スイツチング遅れ
を、基準パルス信号Ｐの遷移に続く時間々隔Ｔに等しく
することになる。
定常動作状態では、このプロセスが出力サイクル中の各
パルス毎に繰り返され、遅れ時間TSとスイツチング遅れ
Ｄの和は時間々隔Ｔに常に等しい。これは、（TS1＋D
1）＝（TS2＋D2）＝（TS3＋D3）＝Ｔであることを示す
第２図から簡単に明らかとなる。第１図の波形を調べれ
ば分るように、出力信号OP1は、基準パルス信号Ｐの遷
移に続く時間々隔Ｔの後で切り換らない。これは、今あ
げた例の直前に過渡状態が起る時の回路レスポンスを示
す。定常動作状態に戻る時に、スイツチング・スケジユ
ールは満足される。
この発明の点弧制御回路 第３図は、この発明の点弧制御回路の一実施例を示す回
路略図である。基準パルス信号Ｐおよび制御信号CNは排
他的ORゲートZ3Aの入力端子へ印加される。排他的ORゲ
ートZ3Aの出力信号は遅れ信号TSである。インバータが
既に動作しておりかつ現在の出力サイクルが始まる直前
に負荷が変えられたとすれば、先行の出力サイクルの間
遅れ信号TSの各パルスの長さを表わす論理語は点弧制御
回路の記憶素子10に記憶される。この実施例では、記憶
素子10がゲートZ5〜Z10から成るシフト・レジスタであ
る。説明の都合上、基準パルス信号Ｐと制御信号CNは最
初両方共高レベルであるとしよう。基準パルス信号Ｐが
低レベルになると、遅れ信号TSは高レベルになる。遅れ
信号TSが論理インバータZ21を通して第１カウンタZ2の
リセツト端子Ｒへ印加されかつANDゲートZ1Aの入力端子
へも印加されるので、第１カウンタZ2はNANDゲートZ19
の出力が高レベルである限りANDゲートZ1Aを通して端子
Ｃから受けるクロツク・パルスをカウントし始める。NA
NDゲートZ19の機能については後で説明する。
第１カウンタZ2の出力はコンパレータ20の入力端子へ印
加される論理データ語であり、同様に記憶素子10の出力
も論理データ語（先行の出力サイクル中の対応する遅れ
時間の長さを表わす）である。コンパレータ20は、第１
カウンタZ2と記憶素子10からの出力データ語が２進数の
補数となる時に出力信号が発生するように接続された複
数個の排他的ORゲートZ3C,Z3DおよびZ4並びに複数個のA
NDゲートZ15から成る。もし第２カウンタZ13にダウン・
カウンタを使用するならば、第１カウンタZ2と記憶素子
10からの出力データ語が等しい時に出力信号を発生する
コンパレータが使用される。コンパレータ20の出力端子
はＤ型フリツプ・フロツプ（F.F.）Z16へ接続されてお
り、このＤ型フリツプ・フロツプZ16は基準パルス信号
Ｐと一致する制御信号CNを出力する。その時排他的ORゲ
ートZ3Aの入力端子で制御信号CNと基準パルス信号Ｐが
一致し、そのために遅れ信号TSが低レベルになり、これ
によりANDゲートZ1Aはクロツク・パルスを第１カウンタ
Z2へ送るのを停止する。
制御信号CNは、スイツチングをトリガするように働くポ
ール・スイツチへ印加され、かつ排他的ORゲートZ3Bの
入力端子へも印加される。複数個のNANDゲートZ19は、
インバータ出力信号PHA,PHBおよびPHCを受けるように接
続されている。NANDゲートZ19の出力端子はANDゲートZ1
Cを介して排他的ORゲートZ3Bへ接続されている。その結
果、排他的ORゲートZ3Bは制御信号CNとインバータ出力
信号が一致しない時に高レベルの出力を発生する。この
高レベル出力は複数個のNORゲートZ18およびANDゲートZ
1Bを通過して第２カウンタZ13を使用可能にする。端子
ＣからANDゲートZ1Bを通つて第２カウンタZ13へ入るク
ロツク・パルスは、制御信号CNとインバータ出力信号が
一致するまで第２カウンタZ13によつてカウントされ
る。制御信号CNとインバータ出力信号が一致する時に、
ANDゲートZ1Bへの１つの入力は低レベルになり、第２カ
ウンタZ13へのクロツク・パルスの印加を停止させる。
これは、第２カウンタZ13がインバータ中のポール・ス
イツチの遅れ時間を表わすデータ語までカウント・アツ
プすることになる。
NANDゲートZ12は、第２カウンタZ13の１本以外の全ての
出力データ・ラインから入力を受け、かつその最下位桁
からの入力以外の全ての入力が高レベルになるならば低
レベルの出力を発生する。これはANDゲートZ1Bを通るク
ロツク・パルスを停止させることにより、一定の時間々
隔Ｔの長さに相当する最大値の１歩手前で第２カウンタ
Z13中のカウントを停止させる。これは、第２カウンタZ
13がその最大カウントまでカウントせずかつ再循環しな
いことを保証する。
インバータ出力信号と制御信号CNが一致する時に、NOR
ゲートZ18の出力は低レベルになる。この低レベル出力
は論理インバータZ20を通つてワンシヨツト・マルチバ
イブレータ（M.V）Z14Aに達する。このワンシヨツト・
マルチバイブレータZ14AのＱ出力は記憶素子10へ印加さ
れ、この記憶素子10にデータを次段へシフトさせて第２
カウンタZ13からの新しいデータを記憶させる。ワンシ
ヨツト・マルチバイブレータZ14Aの出力はワンシヨツ
ト・マルチバイブレータZ14Bへ入力される。このワンシ
ヨツト・マルチバイブレータZ14Bは、ワンシヨツト・マ
ルチバイブレータZ14Aがタイム・アウト（時限動作終
了）した後に第２カウンタZ13をリセツトするためのＱ
出力を発生し、第２カウンタZ13のリセツト前に記憶素
子10にシフトさせる遅れ時間を提供する。
NORゲートZ11は、その入力端子が第２カウンタZ13の各
出力データ・ラインへ接続されており、かつ第２カウン
タZ13の出力が全てゼロである時に結合回路30へ高レベ
ル出力を供給する。第２カウンタZ13がカウントし始め
る時に、NORゲートZ11は低レベル出力を出してワンシヨ
ツト・マルチバイブレータZ17Aの出力端子に高レベル
・パルスを発生させかつ論理インバータZ22にも高レベ
ル出力を出させる。NANDゲートZ19は２つの高レベル入
力に応答して低レベル出力を発生し、これはANDゲートZ
1Aへ供給されるので第２カウンタZ13のカウント・シー
ケンスの持続時間中第１カウンタZ2へのクロツク・パル
スの供給を禁止する。第１カウンタZ2のこのロツク・ア
ウトは、２個のカウンタの適切な動作シーケンスを保証
する。第２カウンタZ13が一度カウント動作をしてリセ
ツトされると、その全ての出力端子に低レベル出力を発
生する。これによりNORゲートZ11は高レベル出力を発生
し、これは結合回路30を通してANDゲートZ1Aへ供給さ
れ、これによりクロツク・パルスを適当な時点で第１カ
ウンタZ2に達しさせる。結合回路30は、点弧制御回路の
適正な起動を確保するためだけの目的で設けられてい
る。ワンシヨツト・マルチバイブレータZ17Aは、第２カ
ウンタZ13によつて開始された諸信号のじやまをしない
ように比較的長い出力パルスを供給する。点弧制御回路
がまずターン・オンされる時にもし第２カウンタZ13が
オール・ゼロ（全出力が低レベル）を含まないならば、
第１カウンタZ2へのクロツク・パルスが永久に禁止され
得ないことを結合回路30は保証する。
端子Vccは、この実施例では15ボルトである直流電源へ
接続されている。カウンタおよびシフト・レジスタに使
用されるデータ・ビツトの数は回路の分解能を決定す
る。特定の用途の回路に必要な分解能を提供するために
カウンタおよびシフト・レジスタが選ばれ得ることは明
らかである。コンデンサC1〜C4は抵抗R1〜R4と協働して
ワンシヨツト・マルチバイブレータの出力パルス時間を
設定する。
スイツチング・インバータの動作中、電力段のターン・
オン前に点弧制御回路の運転状態を確立することが普通
である。これは、安定な動作のために電力段をセツトす
るのみならず、点弧制御回路の動作を監視するための手
段も提供する。代用信号を供給することにより、スイツ
チングされた出力の存在しない間も動作するように点弧
制御回路を構成できる。第３図において、端子Ｄは第２
カウンタZ13を動作させるために２つの信号を選ぶ手段
を提供する。端子Ｄに低レベル信号が供給される時に、
回路動作は上述したように進行する。しかし、端子Ｄに
高レベル信号が供給されると、ANDゲートZ1Bへの正常な
信号入力は阻止され、そしてANDゲートZ1Bを動作させる
ために代用信号が使用される。この代用信号は、制御信
号CNの各変化で始動するワンシヨツト・マルチバイブレ
ータZ17Bから取り出される。それから、点弧制御回路
は、基準パルス信号Ｐと制御信号CNの間の遅れ時間（ワ
ンシヨツト・マルチバイブレータZ17Bの出力パルスの長
さで決まる）で普通に動作する。
第１図および第２図の波形は出力信号OPがポール・スイ
ツチング特性を表わす単一ポール・インバータに関する
ものであるが、第３図の回路はマルチ・ポール動作例を
示す。第３図に示した回路では、端子PHA,PHBおよびPHC
に印加される信号は３層系統中の各ポールのポール・ス
イツチング特性を表わす。これらの信号を多重化する
と、３個のポール・スイツチを全て制御するための単一
の点弧制御回路となる。
３相インバータ用の１つの変調パターンは、60以内の期
間中のみ所定のポールをスイツチングする。その後、そ
のポールは再びスイツチングされる前に120゜以上の間
一定の状態に保持される。120゜の無スイツチング期間
中、他の相の各々は逐次スイツチングされることができ
る。従つて、３相全部が同一パターンで、たゞし一度に
１層づつスイツチングされる。出力信号OPは、従つて、
１つのポール、次に他のポール、更にその次のポールの
出力を表わす。60゜セグメント中の適切な時点で各相へ
の制御信号CNを制御することにより、３相全部を制御で
きる。第３図に示したように、出力信号OPはNANDゲート
群Z19を使用して取り出すことができる。その理由は、
その時点でどれかの相がスイツチングされており、他の
２相が逆極性で定常状態にあるからである。
試験回路 第４図は、第３図の回路と一緒に使用すべき試験回路で
ある。制御信号CNは、端子Ｓを通して受けられ、かつシ
ミユレートした出力信号PHA′を発生させるために使用
される。シミユレートした出力信号が第３図の相入力端
子例えばPHA（なお、PHAとPHBおよびPHCとは論理値で反
対の状態にある。）へ印加されると、この回路はあたか
もそのポールの遅れたスイツチングを持つインバータを
制御しているかのように働く。
この発明の点弧制御回路を利用するインバータは、スイ
ツチングの忠実性のせいで出力中に少量の直流電圧だけ
を呈すべきである。それにもかゝわらず、少量の直流成
分が存在しようとするのは、小さなスイツチング・エラ
ーおよびスイツチ電圧降下の差のためである。
直流補償回路 第５図は、直流電源の中心に対してインバータ出力中の
直流電圧を検出するための、かつインバータ出力の見掛
けのスイツチング点を変更して第３図の回路へポール信
号入力として供給される補償信号を供給するための回路
である。インバータ直流電源は端子＋DCと−DCの間に接
続される。トランジスタQ1およびQ2はインバータのポー
ルＡのためのスイツチング素子である。コンデンサC6は
抵抗R7を介してポールＡへ接続される。ポール電圧の交
流成分は抵抗R7で降下させられるが、直流成分はコンデ
ンサC6に現われる。コンデンサC8、抵抗R8、増幅器OP1
並びにダイオードCR3およびCR4から成る積分器は、コン
デンサC6からの直流ボルト秒を累積して補償信号（ダイ
オードCR3およびCR4によつてポール電圧信号よりも小さ
くクランプされる）を発生する。抵抗R9およびR10並び
に増幅器OP2は増幅器OP1の非反転入力端子へ直流中性電
圧信号を供給する。
積分器によつて発生された補償信号は基準信号としてコ
ンパレータOP3の反転入力端子へ供給される。コンパレ
ータOP3の非反転入力端子は、抵抗R11およびR12から成
る電圧分割器を介してポールＡへ接続される。コンデン
サC7は、コンパレータOP3へ印加されたポール電圧信号
に被制御スロープを供給する。マルチポール・インバー
タでは、第５図の回路は各ポール毎に設けられる。
補償信号 補償信号の動作は第６図の波形で例示される。波形Ａ
は、正の直流誤差電圧を含むポールＡのための出力を表
わす被制御スロープ波形である。この誤差に応答して、
第５図の回路は直流誤差電圧による値Ｅと逆の極性とを
持つ直流補償信号CS1を発生する。第５図の回路の出力
信号PHAは、ポール電圧と直流補償信号の交差点で変
る。これは波形Ｂのパルス補償信号で例示される。補償
しないと、出力信号PHAは、ポール電圧が零軸と交差し
た時に切り換わる。明らかに、直流補償信号を付加する
と、出力信号PHAの正のパルス幅は長くなりかつ負のパ
ルス幅は短くなる。インバータ・ポールの実際のパルス
幅は直流補償信号のレベルに依存する。変更された出力
信号PHAが第３図の回路へ供給されると、インバータの
出力パルスの正のパルス幅は短くされ、これによりイン
バータ出力中の正の直流誤差を小さくする。インバータ
出力の直流成分が一度零になると、積分器からの直流補
償信号は直流成分が出力電圧中に再び現われるまで一定
のまゝである。
波形Ｃは、ポールＡの出力が負の直流成分を含む場合の
パルス補償信号CS2の一例である。このパルス補償信号C
S2は直流誤差電圧による値Ｆと逆の極性とを持つ。スイ
ツチングがポール電圧とパルス補償信号の交差点で起る
ので、出力信号PHAの正のパルス幅は短くなる。変更さ
れた出力信号PHAが第３図の回路へ帰還されると、イン
バータ出力の正のパルス幅は負の直流誤差成分を補償す
るために長くなる。
下記の表は、この発明の一実施例に使用できる特定の回
路素子を示す。当業者には明らかなように、この発明の
範囲内で他の回路素子も使用できる。
集積回路 Z1,Z15 MC14073B Z2,Z13 MC14520B Z3,Z4 MC14070B Z5,Z6,Z7,Z8,Z9,Z10 MC14557B Z11 MC14078B Z12 MC14068B Z14 MC14528B Z16 MC14013B Z17 MC14538B Z18 MC14001B Z19 MC14011B Z20,Z21,Z22,Z23 MC14049B OP1 741 OP2 741 OP3 LM111 抵 抗 R1 30K R2,R3 5.6K R4,R8,R12,R13 10K R5 58K R6 20K R7,R9,R10,R11 200K コンデンサ C1,C5 0.001μｆ C2,C3,C7 100pf C4 1000pf C6 1.0μｆ C8 0.01μｆ ダイオード CR3,CR4 IN5104 ダイオードCR1およびCR2並びにトランジスタQ1およびQ2
は、この発明で制御中のインバータ回路における回路素
子である。
発明の効果 この発明によれば、スイツチング誤差によつて発生する
不要な高調波の発生を防止し、ひいては出力ひずみを最
少にすると云う効果がある。しかし、定常状態では所要
波形と出力波形が完全に一致し、短絡防止期間を設ける
必要がなくなるという効果もある。
この発明の望ましい実施例について説明したが、当業者
には明らかなようにこの発明の範囲から逸脱しないかぎ
り種々の変形を行うことができる。
【図面の簡単な説明】
第１図はこの発明に係るインバータ点弧制御回路の或る
出力サイクルのための機能を例示する一連の波形図、第
２図は第１図に示された出力サイクルに続く出力サイク
ルのための機能を例示する一連の波形図、第３図はこの
発明の一実施例を示す回路略図、第４図は第３図に示し
た一実施例と一緒に使用するための試験回路の回路略
図、第５図は直流補償回路の回路図、第６図は第５図の
直流補償回路の機能を例示する一連の波形図である。 Ｐは基準パルス信号、Ｔは一定の時間々隔、CNは制御信
号、TSは遅れ信号、OPは出力信号、Z2は第１カウンタ、
10は記憶素子、Z13は第２カウンタ、20はコンパレータ
である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】基準パルス信号に応じてパルス幅変調イン
    バータを制御するためのポール・スイッチ点弧制御回路
    であって、 第１出力サイクル中所定のパルスに対して前記ポール・
    スイッチのスイッチング時間を測定するための測定回路
    手段と、 予め選んでおいた時間々隔から前記スイッチング時間を
    差し引いて遅れ時間を得るための減算回路手段と、 第２出力サイクル中前記遅れ時間と等しい期間の後に前
    記所定のパルスに相当する第２のパルスに対してポール
    ・スイッチ・スイッチング・シーケンスを開始させる制
    御信号を発生するための制御信号発生回路手段と、 前記インバータの出力の直流成分が最小になるようにイ
    ンバータ出力パルス幅を調整するための回路手段と、 を備えたポール・スイッチ点弧制御回路。
  2. 【請求項２】ポール・スイッチのスイッチング時間を測
    定するための測定回路手段は、 クロック電圧パルスをカウントするための第１カウンタ
    （Z2）を含み、 前記第１カウンタは、制御信号中の遷移点と前記ポール
    ・スイッチの点弧点との間で前記制御信号中の前記遷移
    点に応答して使用可能とされる、 特許請求の範囲第１項記載のポール・スイッチ点弧制御
    回路。
  3. 【請求項３】スイッチング時間を差し引くための減算回
    路手段は、２進数データ語を記憶するための記憶素子
    （10）、クロック電圧パルスをカウントするための第２
    カウンタ（Z13）、およびコンパレータ（20）を含み、 前記データ語の最大値は、予め選んでおいた時間々隔内
    で生じるクロック・パルスの数に等しく、 前記データ語は、所定のインバータ出力パルスに対し、
    先行の出力サイクル中の対応するインバータ出力パルス
    に対して第１カウンタによりカウントされたクロック・
    パルスの数であり、 前記第２カウンタは、基準パルス信号中のパルス遷移点
    と制御信号中のパルス遷移点との間で使用可能とされ、 前記コンパレータは、前記記憶素子のデータ語を前記第
    ２カウンタでカウントされたクロック電圧パルスの数と
    比較してこれらの両者が２進数の補数である時にコンパ
    レータ出力信号を発生する、 特許請求の範囲第２項記載のポール・スイッチ点弧制御
    回路。
  4. 【請求項４】第１カウンタ（Z2）は、予め選んでおいた
    時間々隔と等価の最大カウントを持ち、かつ制御信号中
    の遷移点とポール・スイッチの点弧点との間の時間々隔
    中前記制御信号中の遷移点に応答して前記最大カウント
    からカウント・ダウンするように使用可能とされる、 特許請求の範囲第２項記載のポール・スイッチ点弧制御
    回路。
  5. 【請求項５】インバータ出力パルス幅を調整するための
    回路手段は、 前記インバータ出力の直流成分を積分し、積分された直
    流成分に比例した直流補償信号を発生するための積分手
    段（C8,R8,OP1,CR3,CR4）と、 前記インバータ出力パルスに比例したパルス信号を発生
    するための手段（C7）］と、 前記直流補償信号を前記パルス信号と比較してパルス列
    を発生するためのコンパレータと、 を含み、 前記パルス信号のパルスは、被制御スロープ（TC）を有
    し、 前記パルス列の前記遷移点は、前記直流補償信号および
    前記パルス信号の交差点と一致する、 特許請求の範囲第１項記載のポール・スイッチ点弧制御
    回路。
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