JP3622746B2 - Ｐｗｍ回路の比較用パルス列生成回路 - Google Patents
Ｐｗｍ回路の比較用パルス列生成回路 Download PDFInfo
- Publication number
- JP3622746B2 JP3622746B2 JP2002313192A JP2002313192A JP3622746B2 JP 3622746 B2 JP3622746 B2 JP 3622746B2 JP 2002313192 A JP2002313192 A JP 2002313192A JP 2002313192 A JP2002313192 A JP 2002313192A JP 3622746 B2 JP3622746 B2 JP 3622746B2
- Authority
- JP
- Japan
- Prior art keywords
- pwm
- circuit
- pulse train
- value
- down counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は基準パルス列と比較用パルス列との論理演算により生成されるＰＷＭ（ Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ ：パルス幅変調）回路の比較用パルス列生成回路に関する。
【０００２】
【従来の技術】
図３は従来のＰＷＭ生成回路の一例を示すブロック図である。図３に示すように、従来のＰＷＭ生成回路は基準パルス列１１１と、比較用パルス列３００を持ち、比較用パルス列の値を変更する手段を有する。基準パルス列１１１は基準パルス列生成回路１０１から出力され、基準パルス列生成回路１０１のカウンタに入力されるＣＬＫ（基準クロック）１００に基づいて生成される。一方、比較用パルス列３００は、比較用パルス列生成回路３０１から出力される。比較用パルス列生成回路３０１はＳ／Ｗ（ソフトウエア）手段による設定値（専用メモリからの自動ダウンロードを含む）を記録する為の機能の他、設定された値をＣＬＫ１００もしくはＰＷＭの周期Ｔと同期化して比較用パルス列３００を生成する。比較用パルス列３００と基準パルス列１１１はコンパレータ１０３により比較され、ＰＷＭ出力回路１０４によって出力される。
【０００３】
図３の構成をとるＰＷＭ生成回路において、動作中にＰＷＭのパルス幅を変更する場合、Ｓ／Ｗにより比較用パルス列３００の値を変更する。この例として特許文献１または特許文献２に記載のものが挙げられる。
【０００４】
【特許文献１】
特開昭６１−９９４１２号公報（第１頁―３頁、第１図）
【特許文献２】
特開平６−２１４５２３号公報（第３−４頁、図１、図５）
【０００５】
上記特許文献１に記載のものはＰＷＭ入力信号の振幅を一定にし、キャリア信号の振幅を可変にするＰＷＭ信号発生回路に関するものであり、キャリア信号の振幅が所定の基準振幅の場合に、各キャリア周期においてＰＷＭ入力信号がキャリア信号と交差するときのＰＷＭ入力信号のデータを予め記憶したメモリと、クロック周波数がキャリア信号の基準振幅に対する比に比例して可変に設定され、各キャリア周期の初めから設定間だけカウントしたときに論理が反転して所望のＰＷＭ信号を出力するカウンタと、各キャリア周期の初めにメモリからキャリア周期のデータを読出し、データあるいはキャリア信号の振幅とデータの差をカウンタの設定値として設定する手段とを有するものである。
【０００６】
また上記特許文献２に記載のものは、液晶表示装置（ＬＣＤ）に用いられるコントラスト自動調整装置に関するものであり、温度センサからの出力に基づいて、この出力と液晶駆動電圧に対応するＰＷＭ値とを対応づける特性テーブルを参照し、ＣＰＵがＰＷＭパルスのハイレベル期間のカウント数を設定するとともに、コントラストスイッチがエンコーダを介してＣＰＵに接続され、コントラストスイッチによって、ＣＰＵからのＰＷＭパルスのデューティ比を変えることが記載されている。
【０００７】
【発明が解決しようとする課題】
従来のＰＷＭ回路において、動作中にユーザがＰＷＭ値を調整したい場合、何らかのＭＰＵを介したＳ／Ｗによる制御が必要であった。例えばＬＣＤコントラスト調整をＰＷＭを用いて行う場合、ＰＷＭ値変更要因をＭＰＵが受付け、計算処理した後、変更すべき値を比較用パルス列生成回路に設定する。具体的には、前記従来のＳ／Ｗ介在方法を実現するためには、ＬＣＤを接続する計算機本体のＭＰＵを使用して計算処理する手段か、あるいはＬＣＤコントラスト専用のＭＰＵを所持する手段が取られてきた。
【０００８】
前記ＬＣＤコントラスト調整専用ＭＰＵを所持する場合には回路が複雑となり、かつコストアップをまねく。また、ＰＷＭ値の変更のために、前記計算機本体のＭＰＵを使用する場合には、ユーザがＬＣＤコントラスト調整を行う度に計算機本体の処理時間を要し計算機本体の性能に影響を与える。また一般に計算機本体のＭＰＵは高周波数で動作しており、特にノートパソコンの場合にはＭＰＵによる処理を介することはＭＰＵによらない手段を介する方式と比較し、多くの電力を消費する。
【０００９】
（発明の目的）
本発明の第１の目的は、基準パルス列と比較用パルス列からなるＰＷＭ生成回路において、比較用パルス列の値を動作中に変更する場合に、変更要因を処理する場合、ＭＰＵ処理を介さないＨ／Ｗ（ハードウエア）自動変換を可能にすることである。
【００１０】
また、本発明の第２の目的は基準パルス列と比較用パルス列からなるＰＷＭ生成回路において、比較用パルス列の値を動作中に変更する場合に、ＰＷＭを変更する場合、Ｓ／Ｗ（ソフトウエア）とＨ／Ｗ（ハードウエア）自動変換の双方からの変更を可能にすることである。
【００１１】
【課題を解決するための手段】
本発明の第１のＰＷＭ回路のパルス列生成回路は、アップ／ダウンカウンタと、該アップ／ダウンカウンタに接続され、ソフトウェアにより設定されるＰＷＭの初期値を前記アップ／ダウンカウンタに反映するために受け付ける設定手段と、該アップ／ダウンカウンタに接続され、入力されたＰＷＭ値を変更する要因のハードウエア入力信号をＰＷＭの１周期ｔの自然数倍の周期単位で該アップ／ダウンカウンタに反映する信号に変換する手段と、を含むことを特徴とするものである。
【００１２】
また本発明の第２のＰＷＭ回路のパルス列生成回路は、上記第１のＰＷＭ回路のパルス列生成回路において、前記アップ／ダウンカウンタからの出力を保持する手段を含むことを特徴とするものである。
【００１３】
また本発明の第３のＰＷＭ回路のパルス列生成回路は、上記第２のＰＷＭ回路のパルス列生成回路において、前記ハードウェア要因の入力信号をＰＷＭの１周期ｔの自然数倍の周期単位で変換する動作と、該設定手段による前記アップ／ダウンカウンタへの非同期な設定とを調停する手段と、を含むことを特徴とするものである。
【００１４】
以下、本発明について本発明の実施形態を示す図１を用いて説明する。
【００１５】
本発明のＰＷＭ回路は、基準パルス列１１１を出力する基準パルス列生成回路１０１、比較用パルス列１１２を出力する比較用パルス列生成回路１０２を備えており、比較用パルス列生成回路１０２は、ＰＷＭ値を変更する２種類（Ｓ／ＷとＨ／Ｗ）の要因を受付可能な、１組のアップ／ダウン（ＵＰ／ＤＯＷＮ）カウンタ１２４とその周辺回路から構成されている。
【００１６】
また、前記比較用パルス列生成回路１０２に対する前記Ｈ／Ｗ要因はＭＰＵによる処理を介することなく、ＰＷＭの１周期のＮ（自然数：ユーザが設定する）倍毎（以後ＰＷＭの１周期をｔとし、ＴはＴ＝ｔ×Ｎを満たすものとする）にＰＷＭ値を変更する為の手段である、入力信号変換回路１２３、ＵＰ／ＤＯＷＮカウンタ１２４、カウンタ出力保持回路１２５を有する。
【００１７】
さらに動作中に前記２種類の要因が同一時刻（Ｔ）の間に重複した場合、前記Ｓ／Ｗ要因を優先しＰＷＭの出力値を変更するための調停手段である、カウンタ調停回路１２２を有する。
【００１８】
（作用）
図１で示される本発明の一実施形態の回路において、ＰＷＭ値を変更する要因のＨ／Ｗ信号は、入力信号変換回路１２３内部で変換され、ＵＰ／ＤＯＷＮカウンタ１２４と連動し、ＵＰ／ＤＯＷＮカウンタ１２４の値をカウントアップ／カウントダウンする。以上の処理はＭＰＵによる処理を介さないでＰＷＭ値の変更を実現できる。その結果、ＭＰＵを介す処理と比較し消費電力を低く押さえ、かつ、ＭＰＵ資源を使用しないため、ＰＷＭ生成回路を有する計算機において本体性能に影響を与えることなくＰＷＭ値をなめらかに変更することが可能である。
【００１９】
また、本発明において、Ｓ／Ｗ設定受付回路（Ｓ／Ｗによる処理、すなわちＭＰＵ処理によって設定される値を記憶する回路）１２１とカウンタ調停回路１２２が連動して入力信号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４とカウンタ保持回路１２５を制御することにより、回路規模を小さくしたまま、１出力のＰＷＭ回路を２種の変更要因（Ｓ／Ｗ及びＨ／Ｗによる変更要因）に対して受付可能とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態の構成と動作について図１を用いて説明する。図１において、１０２が比較用パルス列生成回路であり、この比較用パルス列生成回路１０２から生成される比較用パルス列１１２と基準パルス列生成回路１０１から生成される基準用パルス列１１１をコンパレータ１０３により比較し、ＰＷＭ出力回路１０４にて結果を出力する。この他、不図示の周辺回路を有している。
【００２１】
図１の回路を含む計算機を起動する時、ＵＰ／ＤＯＷＮカウンタ１２４に初期値をＳ／ＷによりＳ／Ｗ設定受付回路１２１に設定した後、ＰＷＭ値を変更するＨ／Ｗ要因を受付け、１組のＵＰ／ＤＯＷＮカウンタ１２４にカウントアップ／ダウンの基になる信号を生成する制御回路が入力信号変換回路１２３であり、比較用パルス列生成回路１０２の出力する比較用パルス列１１２は、その値の変化を、基準パルス列生成回路１０１より生成されるＰＷＭの１周期ｔのＮ（自然数）倍の周期Ｔ（Ｔ＝ｔ×Ｎ）で更新されるものとする。具体的にはＳ／Ｗ設定受付回路１２１と入力信号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４の内部において比較用パルス列１１２がＴで同期化した信号となる為の手段を設ける。この時ＴとＰＷＭ値との関係において以下に示す２種類の方式（（ａ）、（ｂ））がある。
【００２２】
まず（ａ）の方式は、Ｔ単位について、比較用パルス列１１２の値を１ｂｉｔ毎に変化させＰＷＭ値を変更する場合である。入力信号変換回路１２３に入力される、ＰＷＭ値を変更する為のＨ／Ｗ要因をＴ単位で処理し、ＵＰ／ＤＯＷＮカウンタ１２４にカウントアップ／カウントダウンの為の要因を伝え、ＵＰ／ＤＯＷＮカウンタ１２４もＴ単位で更新する。
【００２３】
また（ｂ）の方式は、単位時間Ｔに対してＰＷＭ変更の要因を全て受け付ける場合である。入力信号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４はＴで同期化せず、ＵＰ／ＤＯＷＮカウンタ１２４の出力信号列１１７とカウンタ保持回路１２５をＴで同期化する。
【００２４】
上記の図１に示す実施形態ではＵＰ／ＤＯＷＮカウンタ１２４を１組所持する。この１組のＵＰ／ＤＯＷＮカウンタ１２４の出力値の変更要因は２種類あり、一つはＨ／Ｗ要因であり、もう一つはＳ／Ｗ処理によって設定される要因である。 ただし、全く同一時刻に２種類の要因が重複した場合、どちらかの要因に対して優先度付を行わなければならない。本発明はＳ／Ｗを介さないＰＷＭのＨ／Ｗ自動変換による、Ｓ／Ｗ処理すなわちＭＰＵの負担軽減が目的の一つであるため、通常はＳ／Ｗによる出力ＰＷＭの変更は必要ない。従ってＳ／Ｗからの変換要因は強い要因と定義し、同一時刻において前記２種類の要因が重複した場合、Ｓ／Ｗ要因を優先させる手段をとる。
【００２５】
動作中にＳ／Ｗ設定受付回路１２１に対してＳ／Ｗから新しい値が設定された場合、入力信号変換回路１２３からＵＰ／ＤＯＷＮカウンタ１２４への変換をマスクするための制御を行う為の回路が、カウンタ調停回路１２２である。
【００２６】
カウンタ調停回路１２２は、Ｓ／Ｗ設定受付回路の値が更新された時点から、入力信号変換回路１２３からＵＰ／ＤＯＷＮカウンタ１２４に対するＨ／Ｗ自動変換をマスクする。そして、Ｓ／Ｗ設定受付回路１２１に設定された値とＵＰ／ＤＯＷＮカウンタ１２４の出力値が等しくなるように処理する。ＵＰ／ＤＯＷＮカウンタ１２４の出力値は、カウンタ保持回路１２５に接続するが、カウンタ保持回路１２５をｔで同期化することによって、出力されるＰＷＭの１周期の波形を乱すことなく、入力信号変換回路１２３をＨ／Ｗ変換してＰＷＭ出力に反映させている途中に、Ｓ／Ｗの設定をＰＷＭの出力値に反映させることが可能となる。
【００２７】
【実施例】
次に、本発明をノートパソコンのＬＣＤコントラスト調整をＰＷＭを用いて制御する際に実施した例を図１と図２を用いて説明する。図１は上述した（ｂ）の方式を用いた場合の例、図２は上述した（ａ）の方式を用いた場合の例であり、図２では図１のカウンタ調停回路１２２とカウンタ出力保持回路１２５とその周辺が組み込まれていない。
【００２８】
以下、図１を用いて説明する。図１の基準パルス列１１１と比較用パルス列１１２は８ｂｉｔを用いた。基準パルス列生成回路１０１はＰＷＭ基本ＣＬＫ（クロック）１００の２分周を入力ＣＬＫとする８ｂｉｔカウンタの出力値を基準パルス列１１１とし、ＰＷＭ出力回路１０４はフリップフロップ（以下ＦＦと記す）とその周辺回路からなり、ＦＦ入力ＣＬＫはＣＬＫ１００とし、入力データはコンパレータ１０３の結果を入力する。よって、基準パルス列１１１と出力されるＰＷＭの間にはＣＬＫ１００の１周期の時間だけシフトされる。比較用パルス列１１２はＵＰ／ＤＯＷＮカウンタ１２４からカウンタ保持回路１２５を経由して出力され、前述した（ｂ）の方式に対応する。
【００２９】
本実施例では入力信号変換回路に入力されてくるＨ／Ｗ信号の変化時間とｔとの関係からＴ＝ｔとし、上述した発明の実施の形態の（ａ）の方式では、比較用パルス列１１２はＴ単位で１ｂｉｔ変化し、その結果、ＰＷＭ出力回路１０４から出力されるＰＷＭはＴ単位に１／２５６パルス幅、変化する。
【００３０】
ノートパソコン（以下ＮＴと記す）に電源を入れて起動する時、Ｓ／Ｗ設定受付回路１２１とカウンタ調停回路１２２に対して初期値をＳ／Ｗにより設定する。カウンタ調停回路１２２に設定された値がＵＰ／ＤＯＷＮカウンタ１２４とカウンタ出力保持回路１２５に反映された後、１Ｔ時間後、ＰＷＭ出力回路１０４のＦＦの出力を有効として用いる。
【００３１】
入力信号変換回路１２３に入力されたＰＷＭ値を変更する要因のＨ／Ｗ信号は、Ｔ単位でＵＰ／ＤＯＷＮカウンタ１２４をカウントアップするか、もしくはカウントダウンする信号に変換される。
【００３２】
本発明によるＰＷＭ回路を組み込んだノートパソコンを使用する場合、ＬＣＤコントラスト調整は通常、初期値をＳ／Ｗ設定受付回路１２１に設定した後、さらにユーザがＬＣＤコントラスト調整をする時は、ユーザの操作によるＨ／Ｗ信号（例えば、ＬＣＤコントラスト調整ヴォリュームからのＨ／Ｗ信号、もしくはＦｎキー押しによるＫＢＣからの信号によるＨ／Ｗ信号）は入力信号変換回路１２３に入力された後、図１で示す回路によって、Ｓ／Ｗ（ＣＰＵによる処理）を介さないでＰＷＭ信号の値を変化させることでＬＣＤコントラスト調整を行うことが可能である。
【００３３】
次に、動作中にＳ／Ｗ設定受付回路１２１にＳ／Ｗが設定する時が生じた場合の処理について説明する。ＣＬＫ１００のＣＬＫの１周期をｕとする。Ｓ／Ｗ設定受付回路１２１に新しい値が設定された時刻をｘとした時、
ｕ＜ｎ×Ｔ−ｘ（ｎは自然数） ・・・（１）
が満たせる場合、カウンタ調停回路１２２は次の処理を行う。まず入力信号変換回路１２３からのＵＰ／ＤＯＷＮカウンタ１２４のカウントアップ／ダウンをマスクする。同時に時刻ｎＴに間に合うようにカウンタ出力保持回路１２５とＵＰ／ＤＯＷＮカウンタ１２４にＳ／Ｗ設定受付回路１２１の値を反映させる。その結果、時刻ｘにＳ／Ｗ設定受付回路１２１に設定された値は、時刻ｎＴにおいてカウンタ出力保持回路１２５に反映し、時刻（ｎＴ＋ｕ）からのＰＷＭ値に反映される。次に、
ｕ＞ｎ×Ｔ−ｘ（ｎは自然数） ・・・（２）
の場合は、時刻（ｎＴ＋ｕ）のＰＷＭに用いられる比較用パルス列１１２は入力信号変換回路１２３で生成された値が反映され、時刻（（ｎ＋１）Ｔ＋ｕ）からＳ／Ｗ設定受付回路１２１に設定された値が出力ＰＷＭに反映される。時刻（ｎＴ＋ｕ）〜（（ｎ＋１）Ｔ＋ｕ）までの間は、ＰＷＭ波形に影響を与えないようカウンタ出力保持回路１２５に対して、時刻（ｎＴ）の値が保持される。そして、Ｓ／Ｗ設定受付回路１２１に設定された値を、時刻（（ｎ＋１）Ｔ＋ｕ）からのＰＷＭに反映させる。以上の処理を行うのがカウンタ調停回路１２２である。よって動作中にＳ／ＷによりＳ／Ｗ設定受付回路１２１に新しい値を設定後、入力信号変換回路１２３に入力されるＨ／Ｗ信号をＰＷＭに反映させることは、少なくとも時刻（ｘ）から（２Ｔ）時間後である。
【００３４】
【発明の効果】
本発明の第１の効果は、ＭＰＵによる処理を介さないＰＷＭ値の変更を実現できるためＭＰＵを介す処理と比較し消費電力を低く押さえることが可能であることである。
【００３５】
また本発明の第２の効果は、ＭＰＵ資源を使用しないため、ＰＷＭ生成回路を有する計算機において本体性能に影響を与えることなくＰＷＭ値をなめらかに変更することが可能であることである。
【００３６】
また本発明の第３の効果は、回路規模を小さくしたまま、１出力のＰＷＭ回路を２種類以上の変更要因を受付可能であることである。
【図面の簡単な説明】
【図１】本発明の一実施形態及び一実施例を示すＰＷＭ回路の構成図である。
【図２】本発明の他の実施例のＰＷＭ回路の構成図である。
【図３】従来の一例を示すＰＷＭ回路の構成図である。
【符号の説明】
１００ 基準パルス列生成回路の基準ＣＬＫ
１０１ 基準パルス列生成回路
１０２ 比較用パルス列生成回路
１０３ コンパレータ
１０４ ＰＷＭ出力回路
１１１ 基準パルス列
１１２ 比較用パルス列
１２１ Ｓ／Ｗ設定受付回路
１２２ カウンタ調停回路
１２３ 入力信号変換回路
１２４ ＵＰ／ＤＯＷＮカウンタ
１２５ カウンタ出力保持回路
３００ 比較用パルス列
３０１ 比較用パルス列生成回路
【発明の属する技術分野】
本発明は基準パルス列と比較用パルス列との論理演算により生成されるＰＷＭ（ Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ ：パルス幅変調）回路の比較用パルス列生成回路に関する。
【０００２】
【従来の技術】
図３は従来のＰＷＭ生成回路の一例を示すブロック図である。図３に示すように、従来のＰＷＭ生成回路は基準パルス列１１１と、比較用パルス列３００を持ち、比較用パルス列の値を変更する手段を有する。基準パルス列１１１は基準パルス列生成回路１０１から出力され、基準パルス列生成回路１０１のカウンタに入力されるＣＬＫ（基準クロック）１００に基づいて生成される。一方、比較用パルス列３００は、比較用パルス列生成回路３０１から出力される。比較用パルス列生成回路３０１はＳ／Ｗ（ソフトウエア）手段による設定値（専用メモリからの自動ダウンロードを含む）を記録する為の機能の他、設定された値をＣＬＫ１００もしくはＰＷＭの周期Ｔと同期化して比較用パルス列３００を生成する。比較用パルス列３００と基準パルス列１１１はコンパレータ１０３により比較され、ＰＷＭ出力回路１０４によって出力される。
【０００３】
図３の構成をとるＰＷＭ生成回路において、動作中にＰＷＭのパルス幅を変更する場合、Ｓ／Ｗにより比較用パルス列３００の値を変更する。この例として特許文献１または特許文献２に記載のものが挙げられる。
【０００４】
【特許文献１】
特開昭６１−９９４１２号公報（第１頁―３頁、第１図）
【特許文献２】
特開平６−２１４５２３号公報（第３−４頁、図１、図５）
【０００５】
上記特許文献１に記載のものはＰＷＭ入力信号の振幅を一定にし、キャリア信号の振幅を可変にするＰＷＭ信号発生回路に関するものであり、キャリア信号の振幅が所定の基準振幅の場合に、各キャリア周期においてＰＷＭ入力信号がキャリア信号と交差するときのＰＷＭ入力信号のデータを予め記憶したメモリと、クロック周波数がキャリア信号の基準振幅に対する比に比例して可変に設定され、各キャリア周期の初めから設定間だけカウントしたときに論理が反転して所望のＰＷＭ信号を出力するカウンタと、各キャリア周期の初めにメモリからキャリア周期のデータを読出し、データあるいはキャリア信号の振幅とデータの差をカウンタの設定値として設定する手段とを有するものである。
【０００６】
また上記特許文献２に記載のものは、液晶表示装置（ＬＣＤ）に用いられるコントラスト自動調整装置に関するものであり、温度センサからの出力に基づいて、この出力と液晶駆動電圧に対応するＰＷＭ値とを対応づける特性テーブルを参照し、ＣＰＵがＰＷＭパルスのハイレベル期間のカウント数を設定するとともに、コントラストスイッチがエンコーダを介してＣＰＵに接続され、コントラストスイッチによって、ＣＰＵからのＰＷＭパルスのデューティ比を変えることが記載されている。
【０００７】
【発明が解決しようとする課題】
従来のＰＷＭ回路において、動作中にユーザがＰＷＭ値を調整したい場合、何らかのＭＰＵを介したＳ／Ｗによる制御が必要であった。例えばＬＣＤコントラスト調整をＰＷＭを用いて行う場合、ＰＷＭ値変更要因をＭＰＵが受付け、計算処理した後、変更すべき値を比較用パルス列生成回路に設定する。具体的には、前記従来のＳ／Ｗ介在方法を実現するためには、ＬＣＤを接続する計算機本体のＭＰＵを使用して計算処理する手段か、あるいはＬＣＤコントラスト専用のＭＰＵを所持する手段が取られてきた。
【０００８】
前記ＬＣＤコントラスト調整専用ＭＰＵを所持する場合には回路が複雑となり、かつコストアップをまねく。また、ＰＷＭ値の変更のために、前記計算機本体のＭＰＵを使用する場合には、ユーザがＬＣＤコントラスト調整を行う度に計算機本体の処理時間を要し計算機本体の性能に影響を与える。また一般に計算機本体のＭＰＵは高周波数で動作しており、特にノートパソコンの場合にはＭＰＵによる処理を介することはＭＰＵによらない手段を介する方式と比較し、多くの電力を消費する。
【０００９】
（発明の目的）
本発明の第１の目的は、基準パルス列と比較用パルス列からなるＰＷＭ生成回路において、比較用パルス列の値を動作中に変更する場合に、変更要因を処理する場合、ＭＰＵ処理を介さないＨ／Ｗ（ハードウエア）自動変換を可能にすることである。
【００１０】
また、本発明の第２の目的は基準パルス列と比較用パルス列からなるＰＷＭ生成回路において、比較用パルス列の値を動作中に変更する場合に、ＰＷＭを変更する場合、Ｓ／Ｗ（ソフトウエア）とＨ／Ｗ（ハードウエア）自動変換の双方からの変更を可能にすることである。
【００１１】
【課題を解決するための手段】
本発明の第１のＰＷＭ回路のパルス列生成回路は、アップ／ダウンカウンタと、該アップ／ダウンカウンタに接続され、ソフトウェアにより設定されるＰＷＭの初期値を前記アップ／ダウンカウンタに反映するために受け付ける設定手段と、該アップ／ダウンカウンタに接続され、入力されたＰＷＭ値を変更する要因のハードウエア入力信号をＰＷＭの１周期ｔの自然数倍の周期単位で該アップ／ダウンカウンタに反映する信号に変換する手段と、を含むことを特徴とするものである。
【００１２】
また本発明の第２のＰＷＭ回路のパルス列生成回路は、上記第１のＰＷＭ回路のパルス列生成回路において、前記アップ／ダウンカウンタからの出力を保持する手段を含むことを特徴とするものである。
【００１３】
また本発明の第３のＰＷＭ回路のパルス列生成回路は、上記第２のＰＷＭ回路のパルス列生成回路において、前記ハードウェア要因の入力信号をＰＷＭの１周期ｔの自然数倍の周期単位で変換する動作と、該設定手段による前記アップ／ダウンカウンタへの非同期な設定とを調停する手段と、を含むことを特徴とするものである。
【００１４】
以下、本発明について本発明の実施形態を示す図１を用いて説明する。
【００１５】
本発明のＰＷＭ回路は、基準パルス列１１１を出力する基準パルス列生成回路１０１、比較用パルス列１１２を出力する比較用パルス列生成回路１０２を備えており、比較用パルス列生成回路１０２は、ＰＷＭ値を変更する２種類（Ｓ／ＷとＨ／Ｗ）の要因を受付可能な、１組のアップ／ダウン（ＵＰ／ＤＯＷＮ）カウンタ１２４とその周辺回路から構成されている。
【００１６】
また、前記比較用パルス列生成回路１０２に対する前記Ｈ／Ｗ要因はＭＰＵによる処理を介することなく、ＰＷＭの１周期のＮ（自然数：ユーザが設定する）倍毎（以後ＰＷＭの１周期をｔとし、ＴはＴ＝ｔ×Ｎを満たすものとする）にＰＷＭ値を変更する為の手段である、入力信号変換回路１２３、ＵＰ／ＤＯＷＮカウンタ１２４、カウンタ出力保持回路１２５を有する。
【００１７】
さらに動作中に前記２種類の要因が同一時刻（Ｔ）の間に重複した場合、前記Ｓ／Ｗ要因を優先しＰＷＭの出力値を変更するための調停手段である、カウンタ調停回路１２２を有する。
【００１８】
（作用）
図１で示される本発明の一実施形態の回路において、ＰＷＭ値を変更する要因のＨ／Ｗ信号は、入力信号変換回路１２３内部で変換され、ＵＰ／ＤＯＷＮカウンタ１２４と連動し、ＵＰ／ＤＯＷＮカウンタ１２４の値をカウントアップ／カウントダウンする。以上の処理はＭＰＵによる処理を介さないでＰＷＭ値の変更を実現できる。その結果、ＭＰＵを介す処理と比較し消費電力を低く押さえ、かつ、ＭＰＵ資源を使用しないため、ＰＷＭ生成回路を有する計算機において本体性能に影響を与えることなくＰＷＭ値をなめらかに変更することが可能である。
【００１９】
また、本発明において、Ｓ／Ｗ設定受付回路（Ｓ／Ｗによる処理、すなわちＭＰＵ処理によって設定される値を記憶する回路）１２１とカウンタ調停回路１２２が連動して入力信号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４とカウンタ保持回路１２５を制御することにより、回路規模を小さくしたまま、１出力のＰＷＭ回路を２種の変更要因（Ｓ／Ｗ及びＨ／Ｗによる変更要因）に対して受付可能とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態の構成と動作について図１を用いて説明する。図１において、１０２が比較用パルス列生成回路であり、この比較用パルス列生成回路１０２から生成される比較用パルス列１１２と基準パルス列生成回路１０１から生成される基準用パルス列１１１をコンパレータ１０３により比較し、ＰＷＭ出力回路１０４にて結果を出力する。この他、不図示の周辺回路を有している。
【００２１】
図１の回路を含む計算機を起動する時、ＵＰ／ＤＯＷＮカウンタ１２４に初期値をＳ／ＷによりＳ／Ｗ設定受付回路１２１に設定した後、ＰＷＭ値を変更するＨ／Ｗ要因を受付け、１組のＵＰ／ＤＯＷＮカウンタ１２４にカウントアップ／ダウンの基になる信号を生成する制御回路が入力信号変換回路１２３であり、比較用パルス列生成回路１０２の出力する比較用パルス列１１２は、その値の変化を、基準パルス列生成回路１０１より生成されるＰＷＭの１周期ｔのＮ（自然数）倍の周期Ｔ（Ｔ＝ｔ×Ｎ）で更新されるものとする。具体的にはＳ／Ｗ設定受付回路１２１と入力信号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４の内部において比較用パルス列１１２がＴで同期化した信号となる為の手段を設ける。この時ＴとＰＷＭ値との関係において以下に示す２種類の方式（（ａ）、（ｂ））がある。
【００２２】
まず（ａ）の方式は、Ｔ単位について、比較用パルス列１１２の値を１ｂｉｔ毎に変化させＰＷＭ値を変更する場合である。入力信号変換回路１２３に入力される、ＰＷＭ値を変更する為のＨ／Ｗ要因をＴ単位で処理し、ＵＰ／ＤＯＷＮカウンタ１２４にカウントアップ／カウントダウンの為の要因を伝え、ＵＰ／ＤＯＷＮカウンタ１２４もＴ単位で更新する。
【００２３】
また（ｂ）の方式は、単位時間Ｔに対してＰＷＭ変更の要因を全て受け付ける場合である。入力信号変換回路１２３とＵＰ／ＤＯＷＮカウンタ１２４はＴで同期化せず、ＵＰ／ＤＯＷＮカウンタ１２４の出力信号列１１７とカウンタ保持回路１２５をＴで同期化する。
【００２４】
上記の図１に示す実施形態ではＵＰ／ＤＯＷＮカウンタ１２４を１組所持する。この１組のＵＰ／ＤＯＷＮカウンタ１２４の出力値の変更要因は２種類あり、一つはＨ／Ｗ要因であり、もう一つはＳ／Ｗ処理によって設定される要因である。 ただし、全く同一時刻に２種類の要因が重複した場合、どちらかの要因に対して優先度付を行わなければならない。本発明はＳ／Ｗを介さないＰＷＭのＨ／Ｗ自動変換による、Ｓ／Ｗ処理すなわちＭＰＵの負担軽減が目的の一つであるため、通常はＳ／Ｗによる出力ＰＷＭの変更は必要ない。従ってＳ／Ｗからの変換要因は強い要因と定義し、同一時刻において前記２種類の要因が重複した場合、Ｓ／Ｗ要因を優先させる手段をとる。
【００２５】
動作中にＳ／Ｗ設定受付回路１２１に対してＳ／Ｗから新しい値が設定された場合、入力信号変換回路１２３からＵＰ／ＤＯＷＮカウンタ１２４への変換をマスクするための制御を行う為の回路が、カウンタ調停回路１２２である。
【００２６】
カウンタ調停回路１２２は、Ｓ／Ｗ設定受付回路の値が更新された時点から、入力信号変換回路１２３からＵＰ／ＤＯＷＮカウンタ１２４に対するＨ／Ｗ自動変換をマスクする。そして、Ｓ／Ｗ設定受付回路１２１に設定された値とＵＰ／ＤＯＷＮカウンタ１２４の出力値が等しくなるように処理する。ＵＰ／ＤＯＷＮカウンタ１２４の出力値は、カウンタ保持回路１２５に接続するが、カウンタ保持回路１２５をｔで同期化することによって、出力されるＰＷＭの１周期の波形を乱すことなく、入力信号変換回路１２３をＨ／Ｗ変換してＰＷＭ出力に反映させている途中に、Ｓ／Ｗの設定をＰＷＭの出力値に反映させることが可能となる。
【００２７】
【実施例】
次に、本発明をノートパソコンのＬＣＤコントラスト調整をＰＷＭを用いて制御する際に実施した例を図１と図２を用いて説明する。図１は上述した（ｂ）の方式を用いた場合の例、図２は上述した（ａ）の方式を用いた場合の例であり、図２では図１のカウンタ調停回路１２２とカウンタ出力保持回路１２５とその周辺が組み込まれていない。
【００２８】
以下、図１を用いて説明する。図１の基準パルス列１１１と比較用パルス列１１２は８ｂｉｔを用いた。基準パルス列生成回路１０１はＰＷＭ基本ＣＬＫ（クロック）１００の２分周を入力ＣＬＫとする８ｂｉｔカウンタの出力値を基準パルス列１１１とし、ＰＷＭ出力回路１０４はフリップフロップ（以下ＦＦと記す）とその周辺回路からなり、ＦＦ入力ＣＬＫはＣＬＫ１００とし、入力データはコンパレータ１０３の結果を入力する。よって、基準パルス列１１１と出力されるＰＷＭの間にはＣＬＫ１００の１周期の時間だけシフトされる。比較用パルス列１１２はＵＰ／ＤＯＷＮカウンタ１２４からカウンタ保持回路１２５を経由して出力され、前述した（ｂ）の方式に対応する。
【００２９】
本実施例では入力信号変換回路に入力されてくるＨ／Ｗ信号の変化時間とｔとの関係からＴ＝ｔとし、上述した発明の実施の形態の（ａ）の方式では、比較用パルス列１１２はＴ単位で１ｂｉｔ変化し、その結果、ＰＷＭ出力回路１０４から出力されるＰＷＭはＴ単位に１／２５６パルス幅、変化する。
【００３０】
ノートパソコン（以下ＮＴと記す）に電源を入れて起動する時、Ｓ／Ｗ設定受付回路１２１とカウンタ調停回路１２２に対して初期値をＳ／Ｗにより設定する。カウンタ調停回路１２２に設定された値がＵＰ／ＤＯＷＮカウンタ１２４とカウンタ出力保持回路１２５に反映された後、１Ｔ時間後、ＰＷＭ出力回路１０４のＦＦの出力を有効として用いる。
【００３１】
入力信号変換回路１２３に入力されたＰＷＭ値を変更する要因のＨ／Ｗ信号は、Ｔ単位でＵＰ／ＤＯＷＮカウンタ１２４をカウントアップするか、もしくはカウントダウンする信号に変換される。
【００３２】
本発明によるＰＷＭ回路を組み込んだノートパソコンを使用する場合、ＬＣＤコントラスト調整は通常、初期値をＳ／Ｗ設定受付回路１２１に設定した後、さらにユーザがＬＣＤコントラスト調整をする時は、ユーザの操作によるＨ／Ｗ信号（例えば、ＬＣＤコントラスト調整ヴォリュームからのＨ／Ｗ信号、もしくはＦｎキー押しによるＫＢＣからの信号によるＨ／Ｗ信号）は入力信号変換回路１２３に入力された後、図１で示す回路によって、Ｓ／Ｗ（ＣＰＵによる処理）を介さないでＰＷＭ信号の値を変化させることでＬＣＤコントラスト調整を行うことが可能である。
【００３３】
次に、動作中にＳ／Ｗ設定受付回路１２１にＳ／Ｗが設定する時が生じた場合の処理について説明する。ＣＬＫ１００のＣＬＫの１周期をｕとする。Ｓ／Ｗ設定受付回路１２１に新しい値が設定された時刻をｘとした時、
ｕ＜ｎ×Ｔ−ｘ（ｎは自然数） ・・・（１）
が満たせる場合、カウンタ調停回路１２２は次の処理を行う。まず入力信号変換回路１２３からのＵＰ／ＤＯＷＮカウンタ１２４のカウントアップ／ダウンをマスクする。同時に時刻ｎＴに間に合うようにカウンタ出力保持回路１２５とＵＰ／ＤＯＷＮカウンタ１２４にＳ／Ｗ設定受付回路１２１の値を反映させる。その結果、時刻ｘにＳ／Ｗ設定受付回路１２１に設定された値は、時刻ｎＴにおいてカウンタ出力保持回路１２５に反映し、時刻（ｎＴ＋ｕ）からのＰＷＭ値に反映される。次に、
ｕ＞ｎ×Ｔ−ｘ（ｎは自然数） ・・・（２）
の場合は、時刻（ｎＴ＋ｕ）のＰＷＭに用いられる比較用パルス列１１２は入力信号変換回路１２３で生成された値が反映され、時刻（（ｎ＋１）Ｔ＋ｕ）からＳ／Ｗ設定受付回路１２１に設定された値が出力ＰＷＭに反映される。時刻（ｎＴ＋ｕ）〜（（ｎ＋１）Ｔ＋ｕ）までの間は、ＰＷＭ波形に影響を与えないようカウンタ出力保持回路１２５に対して、時刻（ｎＴ）の値が保持される。そして、Ｓ／Ｗ設定受付回路１２１に設定された値を、時刻（（ｎ＋１）Ｔ＋ｕ）からのＰＷＭに反映させる。以上の処理を行うのがカウンタ調停回路１２２である。よって動作中にＳ／ＷによりＳ／Ｗ設定受付回路１２１に新しい値を設定後、入力信号変換回路１２３に入力されるＨ／Ｗ信号をＰＷＭに反映させることは、少なくとも時刻（ｘ）から（２Ｔ）時間後である。
【００３４】
【発明の効果】
本発明の第１の効果は、ＭＰＵによる処理を介さないＰＷＭ値の変更を実現できるためＭＰＵを介す処理と比較し消費電力を低く押さえることが可能であることである。
【００３５】
また本発明の第２の効果は、ＭＰＵ資源を使用しないため、ＰＷＭ生成回路を有する計算機において本体性能に影響を与えることなくＰＷＭ値をなめらかに変更することが可能であることである。
【００３６】
また本発明の第３の効果は、回路規模を小さくしたまま、１出力のＰＷＭ回路を２種類以上の変更要因を受付可能であることである。
【図面の簡単な説明】
【図１】本発明の一実施形態及び一実施例を示すＰＷＭ回路の構成図である。
【図２】本発明の他の実施例のＰＷＭ回路の構成図である。
【図３】従来の一例を示すＰＷＭ回路の構成図である。
【符号の説明】
１００ 基準パルス列生成回路の基準ＣＬＫ
１０１ 基準パルス列生成回路
１０２ 比較用パルス列生成回路
１０３ コンパレータ
１０４ ＰＷＭ出力回路
１１１ 基準パルス列
１１２ 比較用パルス列
１２１ Ｓ／Ｗ設定受付回路
１２２ カウンタ調停回路
１２３ 入力信号変換回路
１２４ ＵＰ／ＤＯＷＮカウンタ
１２５ カウンタ出力保持回路
３００ 比較用パルス列
３０１ 比較用パルス列生成回路
Claims (3)
- アップ／ダウンカウンタと、該アップ／ダウンカウンタに接続され、ソフトウェアにより設定されるＰＷＭの初期値を前記アップ／ダウンカウンタに反映するために受け付ける設定手段と、該アップ／ダウンカウンタに接続され、ＰＷＭ値を変更するハードウェア要因の入力信号をＰＷＭの１周期ｔの自然数倍の周期単位で該アップ／ダウンカウンタに反映する信号に変換する手段と、を含むことを特徴とするＰＷＭ回路のパルス列生成回路。
- 前記アップ／ダウンカウンタからの出力信号列を保持する手段を含むことを特徴とする請求項１に記載のＰＷＭ回路のパルス列生成回路。
- 前記ハードウェア要因の入力信号をＰＷＭの１周期ｔの自然数倍の周期単位で変換する動作と、前記設定手段による前記アップ／ダウンカウンタへの非同期な設定と、を調停する手段を含むことを特徴とする請求項２に記載のＰＷＭ回路のパルス列生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313192A JP3622746B2 (ja) | 2002-10-28 | 2002-10-28 | Ｐｗｍ回路の比較用パルス列生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313192A JP3622746B2 (ja) | 2002-10-28 | 2002-10-28 | Ｐｗｍ回路の比較用パルス列生成回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9330481A Division JPH11163697A (ja) | 1997-12-01 | 1997-12-01 | Ｐｗｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003234645A JP2003234645A (ja) | 2003-08-22 |
| JP3622746B2 true JP3622746B2 (ja) | 2005-02-23 |
Family
ID=27785600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002313192A Expired - Fee Related JP3622746B2 (ja) | 2002-10-28 | 2002-10-28 | Ｐｗｍ回路の比較用パルス列生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3622746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
-
2002
- 2002-10-28 JP JP2002313192A patent/JP3622746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003234645A (ja) | 2003-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7839194B2 (en) | Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment | |
| CN102077505B (zh) | 时钟转换电路以及使用其的试验装置 | |
| WO2023184851A1 (zh) | 占空比校准电路及方法、芯片和电子设备 | |
| JP3995142B2 (ja) | 半導体集積回路 | |
| US11469670B2 (en) | Methods and apparatus to improve power converter on-time generation | |
| JP2006238302A (ja) | シリアル／パラレル変換回路及びパラレル／シリアル変換回路 | |
| JP3510618B2 (ja) | バスブリッジ回路及びそのアクセス制御方法 | |
| JP3622746B2 (ja) | Ｐｗｍ回路の比較用パルス列生成回路 | |
| JPH11163697A (ja) | Ｐｗｍ回路 | |
| JP2007251371A (ja) | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 | |
| JPH10198633A (ja) | シリアルデータ転送装置 | |
| JPH10322174A (ja) | 周波数逓倍回路 | |
| US7327300B1 (en) | System and method for generating a pulse width modulated signal having variable duty cycle resolution | |
| JP3144312B2 (ja) | クロック周期調節方法とその装置 | |
| US8731042B2 (en) | Generating pulse width modulated signals | |
| JP4198068B2 (ja) | デジタル周波数変換のための方法および装置 | |
| CN101093403A (zh) | 减小时钟电路和时钟管理电路中的电磁干扰的方法 | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| US20060114983A1 (en) | Microcontroller having a digital to frequency converter and/or a pulse frequency modulator | |
| JPH08139575A (ja) | パルス出力回路 | |
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| JP4823276B2 (ja) | 通信装置 | |
| US20030002589A1 (en) | Serial communication circuit and serial transmitting and receiving system | |
| JPH05315898A (ja) | トリガ同期回路 | |
| JPH09261015A (ja) | 周波数可変のパルス波形発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071203 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111203 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111203 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121203 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121203 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |