KR100918263B1 - 듀티 사이클 보정장치 - Google Patents

Abstract

본 발명은 듀티 사이클 보정장치에 관한 것이다.

본 발명에 따른 듀티 사이클 보정장치는 구형파 신호를 이동 합산하고, 이동 합산된 이동 합산 신호를 출력하는 이동 합산부, 이동 합산 신호를 소정의 문턱전압과 비교하여 이동 합산 신호가 문턱전압보다 큰 경우에는 하이신호를 출력하고, 이동 합산 신호가 문턱전압보다 작은 경우에는 로우신호를 출력하는 비교부, 구형파 신호의 주기의 정수 배 만큼의 구간에 포함되는 비교부의 출력신호의 평균값을 연산하는 평균값 연산부 및 평균값 연산부에 의해 연산된 평균값을, 하이신호와 로우신호의 중간값과 비교하여 평균값이 중간값보다 큰 경우에는 문턱전압을 증가시키고, 평균값이 중간값보다 작은 경우에는 문턱전압을 감소시키는 문턱전압 제어부를 포함한다.

듀티 사이클(Duty cycle), 듀티 비(Duty rate), 스레스홀드(Threshold)

Description

듀티 사이클 보정장치{APPARATUS FOR DUTY CYCLE CORRECTION}

본 발명은 듀티 사이클 보정장치에 관한 것이다.

듀티 사이클(Duty Cycle)이란 유무선 통신 또는 회로 시스템 등에서 한 주기 동안에 신호를 보내는 시간과 보내지 않은 시간의 비율을 의미한다. 일반적인 시스템에서는 50%의 듀티 사이클을 갖는 클럭 신호가 필요하다. 즉, 시스템의 정상적인 동작을 보장하기 위해서는 클록 신호의 듀티 사이클이 일정해야 함을 의미한다. 듀티 사이클이 50%가 되지 않는 신호란 전체 클록 신호 중 하이(High) 또는 로우(Low) 구간이 차지하는 비율이 0.5보다 크거나 작은 신호를 의미한다.

클록 신호의 듀티 사이클을 일정하게 유지시키기 위해서는 듀티 사이클 보정장치가 필요하며, 이를 위한 종래의 듀티 사이클 보정장치는 듀티 사이클이 왜곡된 신호와 외부 신호를 이용하여 왜곡된 신호의 듀티 사이클을 보정한다. 그러나 종래의 듀티 사이클 보정장치는 외부 신호를 입력 받아 왜곡된 신호의 지연시간을 계산하기 위한 복잡한 제어회로를 자체적으로 구비하여야 하기 때문에 회로가 복잡하고, 전류 소모 역시 증가되는 문제점이 있다.

본 발명의 목적은 듀티 사이클이 왜곡된 입력신호를 간단한 방법을 통해 50%에 가까운 듀티 사이클을 갖는 신호로 보정하는 듀티 사이클 보정장치를 제공하는 것이다.

본 발명에 따른 듀티 사이클 보정장치는 구형파 신호를 이동 합산하고, 이동 합산된 이동 합산 신호를 출력하는 이동 합산부, 이동 합산 신호를 소정의 문턱전압과 비교하여 이동 합산 신호가 문턱전압보다 큰 경우에는 하이신호를 출력하고, 이동 합산 신호가 문턱전압보다 작은 경우에는 로우신호를 출력하는 비교부, 구형파 신호의 주기의 정수 배 만큼의 구간에 포함되는 비교부의 출력신호의 평균값을 연산하는 평균값 연산부 및 평균값 연산부에 의해 연산된 평균값을, 하이신호와 로우신호의 중간값과 비교하여 평균값이 중간값보다 큰 경우에는 문턱전압을 증가시키고, 평균값이 중간값보다 작은 경우에는 문턱전압을 감소시키는 문턱전압 제어부를 포함하고, 구형파 신호는 구형파 신호의 주기보다 짧은 주기를 갖는 샘플들로 구성된 신호인 것이 바람직하다.

이동 합산부는, 슬라이딩 윈도우에 포함된 구형파 신호의 샘플들의 합을 연산하여 이동 합산 신호로 출력하되, 슬라이딩 윈도우는 샘플의 주기만큼씩 슬라이딩하며, 슬라이딩 윈도우가 샘플의 주기만큼씩 슬라이딩할 때마다 슬라이딩 윈도우에 포함된 구형파 신호의 샘플들의 합을 연산하여 이동 합산 신호로 출력하며, 슬라이딩 윈도우는 샘플의 주기의 정수 배 만큼의 시간 구간을 의미하는 것이 바람직하다.

본 발명에 따르면, 듀티 사이클이 왜곡된 입력신호의 듀티 사이클을 50%에 더욱 가깝게 보정할 수 있다.

이하에는, 첨부된 도면을 참조하여 바람직한 실시예에 따른 듀티 사이클 보정장치에 대해 상세히 설명한다.

도 1은 본 발명에 따른 듀티 사이클 보정장치의 개략적인 구성을 나타낸 도면이다.

도 1을 참조하면, 본 발명에 따른 듀티 사이클 보정장치는 이동 합산부(100), 비교부(200), 평균값 연산부(300) 및 문턱전압 제어부(400)를 포함한다.

이동 합산부(100)는, 일정한 주기를 갖는 구형파 신호(CLK_IN)를 입력 받고, 입력되는 구형파 신호(CLK_IN)를 이동 합산(Moving Sum)한 이동 합산 신호를 출력한다. 여기서, 구형파 신호(CLK_IN)는 구형파 신호(CLK_IN)의 주기보다 짧은 주기를 갖는 샘플들로 구성된 신호이다.

샘플들의 집합으로 이루어진 어떤 신호의 이동 합산 신호란 그 신호에 샘플 주기의 정수 배 길이를 갖는 가상의 슬라이딩 윈도우를 씌우고, 샘플 주기만큼씩 슬라이딩시키면서, 그 슬라이딩 윈도우가 슬라이딩할 때마다 그 슬라이딩 윈도우에 포함된 샘플들의 합을 계산하고, 그 합들을 상기 샘플 주기로 배치한 신호를 의미한다. 이러한 이동 합산의 개념은 아래의 구체적인 예를 통해 더욱 명확히 이해할 수 있다.

도 2 및 3을 통해 이동 합산의 일 예를 나타내었다. 도 2에서와 같이, '...1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1...'의 샘플 값들로 구성된 구형파 신호가 입력되는 경우, 슬라이딩 원도우(10)의 길이를 '4'(구체적으로는 샘플 주기의 4배, 이하 이와 같이 간단하게 표기함)로 설정하여 이동 합산 할 경우, '...4 4 4 4 4 3 2 1 0 0 0 1 2 3 4 4 4 4 4...'의 샘플 값을 갖는 이동 합산 신호가 출력된다.

더욱 구체적으로 살펴보면, 도 2a에서 시간 16일 때 슬라이딩 윈도우(10)에 포함된 입력 신호의 샘플 값들을 합산한 후, 도 2b에서와 같이 슬라이딩 윈도우를 한 샘플 주기만큼 슬라이딩 시킨 후 시간 17에서 슬라이딩 윈도우(10)에 포함된 샘플 값들을 합산한다.

도 3a 및 도 3b는 도 2에 도시된 구형파 신호와 동일한 신호가 입력되는 경우 슬라이딩 원도우(13)의 길이를 '5'로 설정하여 이동 합산된 신호의 데이터 샘플 값을 나타내고 있다.

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비교부(200)는 이동 합산부(100)를 통하여 이동 합산된 신호를 문턱전압(Threshold)과 비교하여 하이신호 또는 로우신호를 출력한다.

더욱 구체적으로, 비교부(200)는 이동 합산된 신호에 상응하는 전압을 문턱전압과 비교하게 되며, 이동 합산된 신호에 상응하는 전압이 문턱전압보다 큰 경우에는 '1'로 판단하여 하이신호를 출력하고, 문턱전압보다 작은 경우에는 '0'으로 판단하여 로우신호를 출력한다.

도 4는 이동 합산된 신호(Moving Sum(6))와 '5'의 값으로 설정된 문턱전압(Threshold)을 이용한 비교부(200)의 수행결과, 비교부(200)를 통해 출력된 출력신호(CLK_OUT)를 나타낸 도면이다.

도 5는 하이구간 : 로우구간이 6.25:3.75의 비율로 입력되는 구형파 신호(CLK_IN)와, 이 구형파 신호(CLK_IN)를 5.3:4.7의 비율로 보정한 출력신호(CLK_OUT)를 함께 나타낸 도면이다.

듀티 사이클 보정장치가 최초 구동될 때 비교부(200)에서의 문턱전압은 문턱전압 제어부(400)를 통하여 재설정되므로 어떠한 값으로 초기 설정되어도 사실상 무관하다. 문턱전압의 설정에 대해서는 후술하는 문턱전압 제어부(400)를 통하여 상세히 설명하기로 한다.

평균값 연산부(300)는 비교부(200) 출력신호(CLK_OUT)의 주기(비교부(200) 출력신호(CLK_OUT)의 주기는 이동 합산부(100)로 입력되는 구형파 신호(CLK_IN)의 주기와 동일함)의 정수 배 만큼의 구간에 포함되는 출력신호(CLK_OUT)의 평균값을 연산한다. 평균값 연산부(300)는 출력신호(CLK_OUT)의 주기의 정수 배 만큼의 구간에 포함된 출력신호(CLK_OUT)를 구성하는 데이터 샘플 값들의 합을 데이터 샘플 개수로 나누는 방식으로 평균값을 연산하며, 미리 설정된 시간 간격마다 평균값을 반복해서 연산한다.

도 6에 도시된 바와 같이, 출력신호(CLK_OUT)의 평균값을 연산하는 시간 간격은 최소 출력신호(CLK_OUT)의 한 주기(1T)로 설정될 수도 있으며, 출력신호(CLK_OUT)의 주기의 임의의 정수 배(nT)로도 설정될 수 있다. 단, 설정된 시간 간격이 길수록 평균값의 정확도는 높아질 수 있으나, 문턱전압의 조정시간이 길어지게 되므로, 이 점을 고려하여 적당한 시간 간격을 설정하는 것이 중요하다.

문턱전압 제어부(400)는 평균값 연산부(300)로부터 얻어진 평균값을 중간값과 비교하여 비교부(200)에서 설정된 문턱전압 값을 조정한다. 더욱 구체적으로, 문턱전압 제어부(400)는 평균값과 중간값의 대소를 비교한다. 중간값은 비교부(200)를 통하여 출력되는 하이신호와 로우신호의 중간전압레벨을 갖는다. 예를 들어, 하이신호가 '1'의 값을 갖고, 로우신호가 '0'의 값을 가질 경우, 그 중간전압레벨의 값은 '0.5'에 해당한다.

비교부(200)를 통하여 출력되는 출력신호(CLK_OUT)의 듀티 사이클이 50%가 되면 평균값과 중간값이 같아지게 된다. 이에 따라, 문턱전압 제어부(400)는 평균값이 중간값보다 큰 경우에는 출력신호(CLK_OUT)에 대한 하이신호의 듀티가 50% 이상이므로 비교부(200)에서 설정된 문턱전압 값을 증가시킨다. 따라서 비교부(200)는 이전단계에서 보다 증가된 문턱전압이 설정됨에 따라 하이신호의 듀티를 줄일 수 있게 된다. 또한, 평균값이 중간값보다 작은 경우에는 출력신호(CLK_OUT)에 대한 로우신호의 듀티가 50% 이상이므로 비교부(200)에서 설정된 문턱전압 값을 감소시킨다. 이에 따라 비교부(200)는 이전단계에서 보다 감소된 문턱전압이 설정됨에 따라 로우신호의 듀티를 줄일 수 있게 된다.

도 7에 도시된 바와 같이, 출력신호(CLK_OUT)의 평균값이 중간값보다 큰 경우에는 출력신호(CLK_OUT)의 듀티 비를 50%로 만들기 위해 0.5로 설정된 문턱전압(Threshold) 값을 증가시켜야 한다. 이에 따라, 도 8에 도시된 바와 같이, 문턱전압(Threshold) 값을 4.5까지 증가시킨 결과, 출력신호(CLK_OUT)의 듀티 비가 변화되었음을 알 수 있다. 또한, 도 8에서와 같은 경우, 출력신호(CLK_OUT)의 평균값이 중간값보다 낮으므로 문턱전압(Threshold) 값을 감소시켜야 한다. 따라서, 보다 정확한 듀티 사이클의 보정을 위해서는 문턱전압의 조절이 중요하다.

디지털 방식으로 구현된 문턱전압 제어부(400)의 경우에 있어서, n비트의 문턱전압은 2ⁿ개의 전압레벨들 나누어질 수 있으며, 문턱전압을 증감시키는 기본단위는 다음과 같은 수식으로 나타낼 수 있다.

수학식 1에서 "Min(Δ_Threshold)"는 문턱전압의 최소 변화량을 의미하고, "depth"는 구형파 신호(CLK_IN)를 이동 합산하기 위해 슬라이딩 윈도우에 설정된 데이터 샘플 개수를 의미한다. "VDD_HIGH"는 비교부(200)의 출력 중에서 하이신호에 상응하는 전압 값을 의미하고, "VDD_LOW"는 로우신호에 상응하는 전압 값을 의미한다. 따라서, n비트의 문턱전압은 이전에 설정된 레벨에서 최소 "Min(Δ_Threshold)" 만큼씩 증감될 수 있다. 한편, 아날로그 방식으로 구현된 문턱전압 제어부(400)의 경우에는 문턱전압의 증감 폭을 임의로 설정할 수 있다.

도 9는 슬라이딩 윈도우를 '5'로 설정하여 이동 합산된 신호를 '2.5'로 초기 설정된 문턱전압과 비교한 후, 그 비교 결과에 따라 출력신호를 출력하고, 출력신호의 평균값에 따라 문턱전압을 '0.5'씩 증가시키는 동작을 2번 수행하면서, 최종적으로 출력신호의 듀티 비를 50%로 찾아가는 과정을 예시적으로 나타낸 도면이다. 따라서, 도 10은 한 주기의 입력신호에 대한 듀티 비의 보정 과정을 예시적으로 보여주고 있다.

도 10은 하이구간 : 로우구간이 6:4의 비율로 입력되는 입력신호(CLK_IN)와, 슬라이딩 윈도우를 '5'로 설정하여 입력신호(CLK_IN)를 이동 합산한 후, 1/5로 스케일 다운한 신호(Moving Sum)를 함께 나타낸 도면이다. 도 10에는 문턱전압(Threshold)이 3.5로 설정되어 있으며 1/5로 스케일 다운되어 0.7로 도시되어 있다.

도 11은 하이구간 : 로우구간이 4:6의 비율로 입력되는 입력신호(CLK_IN)와, 슬라이딩 윈도우를 '4'로 설정하여 이동 합산한 후, 1/4로 스케일 다운한 신호(Moving Sum)를 함께 나타낸 도면이다.

도 11에는 문턱전압(Threshold)이 1로 설정되어 있으며 1/4로 스케일 다운되어 0.25로 도시되어 있다. 따라서, 구형파 신호(CLK_IN)의 듀티가 50%가 아니어도 문턱전압(Threshold)을 조절하여 출력신호(CLK_OUT)의 듀티를 50%로 보정할 수 있다. 이때, 문턱전압(Threshold)은 구형파 신호(CLK_IN)의 듀티와 구형파 신호(CLK_IN)를 이동 합산 하기 위한 데이터 샘플 개수(Depth)에 따라 다른 값을 가진다. 예를 들어, 도 10의 경우 문턱전압(Threshold) 값이 3.5에서, 그리고 도 11의 경우 문턱전압 값이 1에서, 출력신호(CLK_OUT)의 듀티가 50%가 된다.

이하에는, 첨부된 도면을 참조하여 바람직한 실시예에 따른 듀티 사이클 보정방법에 대해 상세히 설명한다.

도 12는 본 발명에 따른 듀티 사이클 보정방법에 대해 개략적으로 나타낸 도면이다.

도 12를 참조하면, 본 발명에 따른 듀티 사이클 보정방법은 이동합산단계(S1), 신호출력단계(S2), 평균값 연산단계(S3) 및 문턱전압 조절단계(S4)를 포함한다.

이동합산단계(S1)에서는, 듀티 사이클이 왜곡되고 주기는 일정한 구형파 신호(CLK_IN)를 입력 받고, 입력되는 구형파 신호(CLK_IN)를 샘플링 주파수로 이동 합산(Moving Sum)하여 이동 합산 신호로 출력한다.

신호출력단계(S2)에서는, 이동합산단계(S1)를 통하여 이동 합산된 신호를 문턱전압(Threshold)과 비교하여 하이신호 또는 로우신호를 출력한다.

더욱 구체적으로, 신호출력단계(S2)에서는 이동 합산된 신호에 상응하는 전압을 문턱전압과 비교하게 되며, 이동 합산된 신호에 상응하는 전압이 문턱전압보다 큰 경우에는 '1'로 판단하여 하이신호를 출력하고, 문턱전압보다 작은 경우에는 '0'으로 판단하여 로우신호를 출력한다.

평균값 연산단계(S3)에서는 신호출력단계(S2)를 통해 출력되는 출력신호(CLK_OUT)의 주기의 정수 배 만큼의 구간에 포함되는 출력신호(CLK_OUT)의 평균값을 연산한다.

더욱 구체적으로, 평균값 연산단계(S3)에서는 주기의 n배 만큼의 구간에 포함된 출력신호(CLK_OUT)에 대한 데이터 샘플 값들의 합을 데이터 샘플 개수로 나누는 방식으로 평균값을 연산하며, 설정된 주기마다 평균값을 매번 연산한다.

평균값 연산단계(S3)를 통하여 출력되는 출력신호(CLK_OUT)의 주기는 이동합산단계(S1)에서 입력되는 구형파 신호(CLK_IN)의 주기와 같다. 도 7에 도시된 바와 같이, 출력신호(CLK_OUT)의 평균값을 연산하기 위한 주기는 최소 한 주기(1T)부터 설정될 수 있으며, 임의의 정수 배 만큼의 주기(nT)로도 설정될 수 있다. 단, 설정된 주기가 길수록, 평균값의 정확도는 높아질 수 있으나, 문턱전압의 조정시간이 길어지게 되므로, 이 점을 고려하여 적당한 주기를 설정하는 것이 중요하다.

문턱전압 조절단계(S4)에서는 평균값 연산단계(S3)를 통해 얻어진 평균값을 중간값과 비교하여 신호출력단계(S2)에서 설정된 문턱전압 값을 조정한다.

본 발명에 따르면, 듀티 사이클이 왜곡된 입력신호의 듀티 사이클을 50%에 더욱 가깝게 보정할 수 있다.

이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명에 따른 듀티 사이클 보정장치의 개략적인 구성을 나타낸 도면.

도 2 및 도 3은 이동 합산의 개념을 나타낸 도면.

삭제

도 4는 이동 합산된 신호에 문턱전압 값을 적용하여 듀티를 보정한 일례를 나타낸 도면.

도 5는 입력신호와 듀티가 보정된 신호를 함께 나타낸 도면.

도 6은 평균값을 연산하기 위한 시간 간격을 설정하는 방법을 나타낸 도면.

도 7 및 도 8은 문턱전압 조절에 따른 듀티 사이클의 보정 예를 나타낸 도면.

도 9는 문턱전압을 조절하여 듀티 사이클을 50%로 찾아가는 과정을 나타낸 도면.

도 10 및 도 11은 다양한 듀티 보정의 예를 나타낸 도면.

도 12는 본 발명에 따른 듀티 사이클 보정방법을 개략적으로 나타낸 도면.

******** 도면의 주요부분에 대한 부호의 설명 ********

100: 이동 합산부

200: 비교부

300: 평균값 연산부

400: 문턱전압 제어부

Claims (2)

1. 듀티 사이클이 왜곡된 구형파 신호의 상기 듀티 사이클을 보정하는 듀티 사이클 보정장치에 있어서,

   상기 구형파 신호는 상기 구형파 신호의 주기보다 짧은 주기를 갖는 샘플들로 구성된 신호이고,

   상기 구형파 신호를 이동 합산하고, 상기 이동 합산된 이동 합산 신호를 출력하는 이동 합산부;

   상기 이동 합산 신호를 소정의 문턱전압과 비교하여 상기 이동 합산 신호가 상기 문턱전압보다 큰 경우에는 하이신호를 출력하고, 상기 이동 합산 신호가 상기 문턱전압보다 작은 경우에는 로우신호를 출력하는 비교부;

   상기 구형파 신호의 주기의 정수 배 만큼의 구간에 포함되는 상기 비교부의 출력신호의 평균값을 연산하는 평균값 연산부; 및

   상기 평균값 연산부에 의해 연산된 평균값을, 상기 하이신호와 상기 로우신호의 중간값과 비교하여 상기 평균값이 상기 중간값보다 큰 경우에는 상기 문턱전압을 증가시키고, 상기 평균값이 상기 중간값보다 작은 경우에는 상기 문턱전압을 감소시키는 문턱전압 제어부를 포함하는 듀티 사이클 보정장치.
2. 제1항에 있어서,

   상기 이동 합산부는 슬라이딩 윈도우에 포함된 상기 구형파 신호의 샘플들의 합을 연산하여 상기 이동 합산 신호로 출력하되,

   상기 슬라이딩 윈도우는 상기 샘플의 주기만큼씩 슬라이딩하며,

   상기 슬라이딩 윈도우가 상기 샘플의 주기만큼씩 슬라이딩할 때마다 상기 슬라이딩 윈도우에 포함된 상기 구형파 신호의 샘플들의 합을 연산하여 상기 이동 합산 신호로 출력하며,

   상기 슬라이딩 윈도우는 상기 샘플의 주기의 정수 배 만큼의 시간 구간을 의미하는, 듀티 사이클 보정장치.

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