KR20000055361A - 평균 듀티 싸이클 교정기 - Google Patents

평균 듀티 싸이클 교정기 Download PDF

Info

Publication number
KR20000055361A
KR20000055361A KR1019990003944A KR19990003944A KR20000055361A KR 20000055361 A KR20000055361 A KR 20000055361A KR 1019990003944 A KR1019990003944 A KR 1019990003944A KR 19990003944 A KR19990003944 A KR 19990003944A KR 20000055361 A KR20000055361 A KR 20000055361A
Authority
KR
South Korea
Prior art keywords
clock
duty cycle
source
duty
average
Prior art date
Application number
KR1019990003944A
Other languages
English (en)
Other versions
KR100525080B1 (ko
Inventor
손장섭
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR10-1999-0003944A priority Critical patent/KR100525080B1/ko
Publication of KR20000055361A publication Critical patent/KR20000055361A/ko
Application granted granted Critical
Publication of KR100525080B1 publication Critical patent/KR100525080B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 평균 듀티 싸이클 교정기에 관한 것으로, 종래 기술에 있어서 복수의 버퍼를 통해 출력하는 원본 클럭을 입력받아 그에 대한 듀티비를 조정함에 따라 복사본 클럭의 클럭 듀티도 같이 변동됨으로써, 상기 원본 클럭의 듀티비는 50:50으로 만족하나 상기 복사본 클럭의 듀티비는 이를 만족시키지 못하고 에러 범위를 벗어나 시스템이 오동작하고, 그로 인하여 실제 적용되는 시스템의 에러마진(Error Margin)이 큰 경우에만 한정적으로 적용 가능한 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 원본 클럭과 복사본 클럭의 듀티비를 보간연산한 값을 이용하여 상기 원본 클럭과 복사본 클럭의 듀티비의 에러를 보정함으로써, 상기 원본 클럭과 복사본 클럭의 듀티 에러차를 최소화하고, 상기 원본 클럭과 복사본 클럭의 에러 마진을 최소화하여 에러 마진 작은 메모리에도 사용할 수 있는 효과가 있다.

Description

평균 듀티 싸이클 교정기{AVERAGE DUTY CYCLE CORRECTOR}
본 발명은 평균 듀티 싸이클 교정기에 관한 것으로, 특히 듀티 싸이클 교정기에 있어서 원본 클럭과 복사본 클럭의 듀티비를 보간(Interpolation)연산한 값을 이용하여 상기 듀티비의 에러를 보정함으로써 상기 원본 클럭과 복사본 클럭의 듀티 에러를 최소화하도록 한 평균 듀티 싸이클 교정기에 관한 것이다.
도 1은 종래 듀티 싸이클 교정기의 구성을 보인 블록도로서, 이에 도시된 바와 같이 큰 로딩(loading)을 구동하기 위하여 듀티비가 정정된 클럭을 버퍼링한 원본 클럭(SCLK)을 출력하는 복수의 버퍼(I11∼I14)와; 상기 듀티비가 정정된 클럭을 버퍼링한 복사본 클럭(CCLK)을 출력하는 복수의 버퍼(I21∼I24)와; 상기 버퍼(I14)의 원본 클럭(SCLK)을 입력받아 이를 적분하여 듀티 싸이클 에러(DCE)를 검출하는 듀티 싸이클 감지부(10)와; 상기 듀티 싸이클 감지부(10)의 듀티 싸이클 에러(DCE)를 이용하여 기준 클럭(RCLK)의 듀티비를 정정하여 출력하는 듀티 싸이클 정정부(20)로 구성된다.
상기 듀티 싸이클 감지부(10)는 도 2와 같이 각각 소오스에 전원전압(VCC)을 연결되고, 게이트와 드레인이 공통연결된 피모스 트랜지스터(PM11)(PM14)와; 각각 상기 피모스 트랜지스터(PM11)(PM14)의 소오스와 드레인에 병렬연결되어 게이트에 상기 피모스 트랜지스터(PM14)(PM11)의 드레인이 연결된 피모스 트랜지스터(PM12)(PM13)와; 원본 클럭(SCLK)의 출력하는 버퍼(11)와; 상기 원본 클럭(SCLK)의 반전하여 출력하는 인버터(12)와; 드레인이 각각 상기 피모스 트랜지스터(PM12)(PM13)의 드레인에 연결되고 소오스가 공통연결되며, 각각 상기 버퍼(11)와 인버터(12)의 출력신호를 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM11)(NM12)와; 일측이 상기 엔모스 트랜지스터(NM11)(NM12)의 드레인에 공통접속하고, 타측인 접지로 4배의 전류(4I)를 흘리는 전류원(13)과; 일측이 상기 엔모스 트랜지스터(NM11)(NM12)의 소오스에 공통접속하고, 타측인 접지로 전류(I)를 흘리는 전류원(14)으로 구성된다.
또한, 상기 듀티 싸이클 정정부(20)는 도 3과 같이 각각 소오스에 전원전압(VCC)을 연결되고, 게이트와 드레인이 공통연결된 피모스 트랜지스터(PM21)(PM24)와; 각각 상기 피모스 트랜지스터(PM21)(PM24)의 소오스와 드레인에 병렬연결되어 게이트에 각각 상기 피모스 트랜지스터(PM24)(PM21)의 드레인이 연결된 피모스 트랜지스터(PM22)(PM23)와; 드레인이 각각 상기 피모스 트랜지스터(PM22)(PM23)의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 듀티 싸이클 에러(DCE) 및 반전된 듀티 싸이클 에러 신호()를 인가받아 도통제어되는 엔모스 트랜지스터(NM21)(NM24)와; 드레인이 각각 상기 피모스 트랜지스터(PM22)(PM23)의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 기준 클럭(RCLK) 및 반전된 기준 클럭()을 인가받아 도통제어되는 엔모스 트랜지스터(NM22)(NM23)와; 일측이 상기 엔모스 트랜지스터(NM22)(NM23)의 소오스에 공통접속하고, 타측인 접지로 2배의 전류(2I)를 흘리는 전류원(21)과; 일측이 상기 엔모스 트랜지스터(NM21)(NM14)의 소오스에 공통접속하고, 타측인 접지로 전류(I)를 흘리는 전류원(22)으로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.
우선, 기준 클럭(RCLK)을 입력받은 듀티 싸이클 정정부(20)는 이를 원하는 듀티비를 갖도록 하여 출력하게 되며, 상기 듀티 싸이클 정정부(20)의 출력신호를 각각 복수의 버퍼(I11∼I14)(I21∼I24)를 통해 원본 클럭(SCLK)과 복사본 클럭(CCLK)를 출력하게 된다.
여기서, 듀티 싸이클 감지부(10)는 상기 원본 클럭(SCLK)을 입력받아 이를 적분하여 듀티 사이클 에러(DCE)를 출력하게 된다. 즉, 상기 듀티 싸이클 감지부(10)은 일정한 바이어스 레벨을 중심으로 양 또는 음의 값을 갖게 되며, 상기 원본 클럭(SCLK)의 듀티 싸이클이 50:50인 경우에 상기 듀티 사이클 에러(DCE)는 0이 된다.
따라서, 이러한 적분을 입력의 반대 위상 클럭에 대하여 행하면, 값은 같으나 부호는 반대인 결과를 얻으며, 상기 듀티 싸이클 에러(DCE)가 클수록 늘어나며, 50:50을 만족하는 경우에는 0이 된다.
그리고, 상기 듀티 싸이클 감지부(10)의 듀티 싸이클 에러(DCE)를 입력받은 상기 듀티 싸이클 정정부(20)는 이를 기준 클럭(RCLK)과 믹싱(Mixing)하게 되고, 이에 따라 초기 클럭의 정상과 반상의 클럭은 현재의 듀티 에러를 보상한 클럭을 출력하게 된다.
그러나, 상기 원본 클럭(SCLK)의 듀티가 50:50이 아니라면, 상기 듀티 에러 정정부(20)는 듀티 싸이클 에러(DCE)를 매 클럭 일정량 만큼 증가시켜 출력하게 된다.
따라서, 상기 듀티 싸이클 에러(DCE)의 증가는 상기 듀티 싸이클 감지부(20)의 입력으로 궤환되며, 상기 듀티 싸이클 감지부(10)의 입력 듀티가 50:50이 될 때까지 즉, 상기 원본 클럭(SCLK)의 듀티비가 50:50이 만족될 때까지 계속해서 상기 듀티비 정정동작을 수행하게 된다.
상기와 같이 종래의 기술에 있어서 복수의 버퍼를 통해 출력하는 원본 클럭을 입력받아 그에 대한 듀티비를 조정함에 따라 복사본 클럭의 클럭 듀티도 같이 변동됨으로써, 상기 원본 클럭의 듀티비는 50:50으로 만족하나 상기 복사본 클럭의 듀티비는 이를 만족시키지 못하고 에러 범위를 벗어나 시스템이 오동작하고, 그로 인하여 실제 적용되는 시스템의 에러마진(Error Margin)이 큰 경우에만 한정적으로 적용 가능한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 원본 클럭과 복사본 클럭의 듀티비를 보간연산한 값을 이용하여 상기 듀티비의 에러를 보정함으로써 상기 원본 클럭과 복사본 클럭의 듀티 에러를 최소화하도록 한 평균 듀티 싸이클 교정기를 제공함에 그 목적이 있다.
도 1은 종래 듀티 싸이클 교정기의 구성을 보인 블록도.
도 2는 도 1에서 듀티 싸이클 감지부의 구성을 보인 회로도.
도 3은 도 1에서 듀티 싸이클 정정부의 구성을 보인 회로도.
도 4는 본 발명 평균 듀티 싸이클 교정기의 구성을 보인 블록도.
도 5는 도 4에서 듀티 사이클 평균부의 구성을 보인 회로도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 듀티 싸이클 평균부110 : 듀티 싸이클 감지부
120 : 듀티 싸이클 정정부
상기와 같은 목적을 달성하기 위한 본 발명 평균 듀티 싸이클 교정기의 구성은 큰 로딩을 구동하기 위하여 듀티비가 정정된 클럭을 버퍼링한 원본 클럭을 출력하는 복수의 버퍼와; 상기 듀티비가 정정된 클럭을 버퍼링한 복사본 클럭을 출력하는 복수의 버퍼와; 상기 원본 클럭과 복사본 클럭을 입력받아 이를 보간하여 출력하는 듀티 싸이클 평균부와; 상기 듀티 싸이클 평균부의 평균 클럭을 입력받아 이를 적분하여 듀티 싸이클 에러를 검출하는 듀티 싸이클 감지부와; 상기 듀티 싸이클 감지부의 듀티 싸이클 에러를 이용하여 기준 클럭의 듀티비를 정정하여 출력하는 듀티 싸이클 정정부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명 평균 듀티 싸이클 교정기의 구성을 보인 블록도로서, 이에 도시한 바와 같이 큰 로딩을 구동하기 위하여 듀티비가 정정된 클럭을 버퍼링한 원본 클럭(SCLK)을 출력하는 복수의 버퍼(I11∼I14)와; 상기 듀티비가 정정된 클럭을 버퍼링한 복사본 클럭(CCLK)을 출력하는 복수의 버퍼(I21∼I24)와; 상기 원본 클럭(SCLK)과 복사본 클럭(CCLK)을 입력받아 이를 보간하여 출력하는 듀티 싸이클 평균부(100)와; 상기 듀티 싸이클 평균부(100)의 평균 클럭(ACLK)을 입력받아 이를 적분하여 듀티 싸이클 에러를 검출하는 듀티 싸이클 감지부(110)와; 상기 듀티 싸이클 감지부(110)의 듀티 싸이클 에러(DCE)를 이용하여 기준 클럭(RCLK)의 듀티비를 정정하여 출력하는 듀티 싸이클 정정부(120)로 구성한다.
그리고, 상기 듀티 싸이클 평균부(100)는 도 5와 같이 각각 소오스에 전원전압(VCC)을 연결되고, 게이트와 드레인이 공통연결된 피모스 트랜지스터(PM31)(PM34)와; 각각 상기 피모스 트랜지스터(PM31)(PM34)의 소오스와 드레인에 병렬연결되어 게이트에 각각 상기 피모스 트랜지스터(PM34)(PM31)의 드레인이 연결된 피모스 트랜지스터(PM32)(PM33)와; 드레인이 각각 상기 피모스 트랜지스터(PM32)(PM33)의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 복사본 클럭(CCLK) 및 반전된 복사본 클럭()을 인가받아 도통제어되는 엔모스 트랜지스터(NM31)(NM34)와; 드레인이 각각 상기 피모스 트랜지스터(PM32)(PM33)의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 원본 클럭(SCLK) 및 반전된 원본 클럭()을 인가받아 도통제어되는 엔모스 트랜지스터(NM32)(NM33)와; 일측이 각가 상기 엔모스 트랜지스터(NM32)(NM33) 및 엔모스 트랜지스터(NM31)(NM34)의 소오스에 공통접속하고, 타측인 접지로 전류(I)를 흘리는 전류원(101)(102)으로 구성한다.
또한, 상기 듀티 싸이클 감지부(110) 및 듀티 싸이클 정정부(120)의 구성은 각각 종래 도 2 및 도 3과 동일하게 구성한다. 즉, 상기 듀티 싸이클 감지부(110)는 각각 소오스에 전원전압(VCC)을 연결되고, 게이트와 드레인이 공통연결된 피모스 트랜지스터(PM11)(PM14)와; 각각 상기 피모스 트랜지스터(PM11)(PM14)의 소오스와 드레인에 병렬연결되어 게이트에 상기 피모스 트랜지스터(PM14)(PM11)의 드레인이 연결된 피모스 트랜지스터(PM12)(PM13)와; 상기 평균클럭(ACLK)의 출력하는 버퍼(11)와; 상기 평균클럭(ACLK)의 반전하여 출력하는 인버터(12)와; 드레인이 각각 상기 피모스 트랜지스터(PM12)(PM13)의 드레인에 연결되고 소오스가 공통연결되며, 각각 상기 버퍼(11)와 인버터(12)의 출력신호를 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM11)(NM12)와; 일측이 상기 엔모스 트랜지스터(NM11)(NM12)의 드레인에 공통접속하고, 타측의 접지로 4배의 전류(4I)를 흘리는 전류원(13)과; 일측이 상기 엔모스 트랜지스터(NM11)(NM12)의 소오스에 공통접속하고, 타측인 접지로 전류(I)를 흘리는 전류원(14)으로 구성하며, 또한, 상기 듀티 싸이클 정정부(130)는 각각 소오스에 전원전압(VCC)을 연결되고, 게이트와 드레인이 공통연결된 피모스 트랜지스터(PM21)(PM24)와; 각각 상기 피모스 트랜지스터(PM21)(PM24)의 소오스와 드레인에 병렬연결되어 게이트에 각각 상기 피모스 트랜지스터(PM24)(PM21)의 드레인이 연결된 피모스 트랜지스터(PM22)(PM23)와; 드레인이 각각 상기 피모스 트랜지스터(PM22)(PM23)의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 듀티 싸이클 에러 및 반전된 듀티 싸이클 에러 신호(DCE)()를 인가받아 도통제어되는 엔모스 트랜지스터(NM21)(NM24)와; 드레인이 각각 상기 피모스 트랜지스터(PM22)(PM23)의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 기준 클럭(RCLK) 및 반전된 기준 클럭()을 인가받아 도통제어되는 엔모스 트랜지스터(NM22)(NM23)와; 일측이 상기 엔모스 트랜지스터(NM22)(NM23)의 소오스에 공통접속하고, 타측인 접지로 2배의 전류(2I)를 흘리는 전류원(21)과; 일측이 상기 엔모스 트랜지스터(NM21)(NM14)의 소오스에 공통접속하고, 타측인 접지로 전류(I)를 흘리는 전류원(22)으로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.
여기서, 전반적인 듀티 싸이클 감지부(110), 듀티 싸이클 정정부(120) 및 복수의 버퍼(I11∼I14)(I21∼I24)의 동작은 종래 도 1과 동일하게 동작한다.
여기서, 듀티 싸이클 평균부(100)는 원본 클럭(SCLK)뿐만 아니라 복사본 클럭(CCLK)까지 입력받아 상기 원본 클럭(SCLK)과 복사본 클럭(CCLK)을 1:1 구동 세기로 충돌시키는 보간 연산을 하고, 그에 따른 평균 클럭(ACLK)을 출력한다.
여기서, 상기 두 클럭(SCLK)(CCLK)의 에지 중간에 새로운 에지가 생성되며, 상기 두 클럭(SCLK)(CCLK)의 위상은 서로 일치하도록 하나의 에치에 상기 두 클럭(SCLK)(CCLK)의 듀티의 평균에 해당하는 값을 형성한다.
즉, 상기 원본 클럭(SCLK)의 듀티비가 50:50이고, 상기 복사본 클럭(CCLK)의 듀티비가 60:40이면, 상기 듀티 싸이클 평균부(100)에서 출력되는 평균 클럭(ACLK)의 듀티비는 55:45로 출력한다.
따라서, 상기 평균 클럭(ACLK)을 입력받은 상기 듀티 싸이클 감지부(110)는 이를 적분하여 듀티 싸이클 에러(DCE)를 상기 듀티 싸이클 정정부(120)로 출력하고, 이에 상기 듀티 싸이클 정정부(120)는 기준클럭(RCLK)의 듀티비를 수정하여 상기 복수의 버퍼(I11∼I14)(I21∼I24)를 통해 상기 원본 클럭(SCLK)과 복사본 클럭(CCLK)을 출력하며, 상기 원본 클럭(SCLK)의 듀티비는 45:55이고, 상기 복사본 클럭(CCLK)의 듀티비는 55:45이다.
상기에서 상세히 설명한 바와 같이, 본 발명은 원본 클럭과 복사본 클럭의 듀티비를 보간연산한 값을 이용하여 상기 원본 클럭과 복사본 클럭의 듀티비의 에러를 보정함으로써, 상기 원본 클럭과 복사본 클럭의 듀티 에러차를 최소화하고, 상기 원본 클럭과 복사본 클럭의 에러 마진을 최소화하여 에러 마진 작은 메모리에도 사용할 수 있는 효과가 있다.

Claims (2)

  1. 큰 로딩을 구동하기 위하여 듀티비가 정정된 클럭을 버퍼링한 원본 클럭을 출력하는 복수의 버퍼와; 상기 듀티비가 정정된 클럭을 버퍼링한 복사본 클럭을 출력하는 복수의 버퍼와; 상기 원본 클럭과 복사본 클럭을 입력받아 이를 보간하여 출력하는 듀티 싸이클 평균부와; 상기 듀티 싸이클 평균부의 평균 클럭을 입력받아 이를 적분하여 듀티 싸이클 에러를 검출하는 듀티 싸이클 감지부와; 상기 듀티 싸이클 감지부의 듀티 싸이클 에러를 이용하여 기준 클럭의 듀티비를 정정하여 출력하는 듀티 싸이클 정정부로 구성하여 된 것을 특징으로 하는 평균 듀티 싸이클 교정기.
  2. 제1항에 있어서, 상기 듀티 싸이클 평균부는 소오스에 전원전압을 연결되고, 게이트와 드레인이 공통연결된 제1,제4 피모스 트랜지스터와; 각각 상기 제1,제4 피모스 트랜지스터의 소오스와 드레인에 병렬연결되어 게이트에 각각 상기 제4,제1 피모스 트랜지스터의 드레인이 연결된 제2,제3 피모스 트랜지스터와; 드레인이 각각 상기 제2,제3 피모스 트랜지스터의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 복사본 클럭 및 반전된 복사본 클럭을 인가받아 도통제어되는 제1,제4 엔모스 트랜지스터와; 드레인이 각각 상기 제2,제3 피모스 트랜지스터의 드레인에 연결되고 소오스가 공통연결되며, 게이트에 상기 원본 클럭 및 반전된 원본 클럭을 인가받아 도통제어되는 제2,제3 엔모스 트랜지스터와; 일측이 각각 상기 제2,제3 엔모스 및 제1,제4 엔모스 트랜지스터의 소오스에 공통접속하고, 타측인 접지로 전류를 흘리는 제1,제2 전류원으로 구성하여 된 것을 특징으로 하는 평균 듀티 싸이클 교정기.
KR10-1999-0003944A 1999-02-05 1999-02-05 평균 듀티 싸이클 교정기 KR100525080B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0003944A KR100525080B1 (ko) 1999-02-05 1999-02-05 평균 듀티 싸이클 교정기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0003944A KR100525080B1 (ko) 1999-02-05 1999-02-05 평균 듀티 싸이클 교정기

Publications (2)

Publication Number Publication Date
KR20000055361A true KR20000055361A (ko) 2000-09-05
KR100525080B1 KR100525080B1 (ko) 2005-11-01

Family

ID=19573491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0003944A KR100525080B1 (ko) 1999-02-05 1999-02-05 평균 듀티 싸이클 교정기

Country Status (1)

Country Link
KR (1) KR100525080B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183824B2 (en) 2004-10-28 2007-02-27 Samsung Electronics Co., Ltd. Duty cycle correction circuit and a method for duty cycle correction in a delay locked loop using an inversion locking scheme
KR100771887B1 (ko) * 2006-10-17 2007-11-01 삼성전자주식회사 듀티 검출기 및 이를 구비하는 듀티 검출/보정 회로
KR100918263B1 (ko) * 2008-11-04 2009-09-21 주식회사 파이칩스 듀티 사이클 보정장치
US7598783B2 (en) 2007-01-24 2009-10-06 Hynix Semiconductor Inc. DLL circuit and method of controlling the same
KR101285218B1 (ko) * 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
US9525406B2 (en) 2014-12-08 2016-12-20 Electronics And Telecommunications Research Institute Apparatus and method for compensating for duty signals

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829453B1 (ko) * 2006-08-11 2008-05-15 주식회사 하이닉스반도체 Ｄｌｌ 회로의 기준 클럭 생성 장치 및 방법
KR101309465B1 (ko) * 2011-06-24 2013-09-23 엘에스산전 주식회사 듀티 사이클 보정장치
KR101942160B1 (ko) 2016-12-02 2019-01-24 강원대학교산학협력단 듀티 사이클 보정회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970019034A (ko) * 1995-09-14 1997-04-30 김광호 듀티 조정회로
JPH09246920A (ja) * 1996-03-08 1997-09-19 Hitachi Ltd 半導体集積回路装置
KR100216273B1 (ko) * 1996-11-06 1999-08-16 구본준 듀티 사이클 제어 회로
KR100271655B1 (ko) * 1998-05-28 2000-11-15 김영환 듀티 싸이클 보정 회로

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183824B2 (en) 2004-10-28 2007-02-27 Samsung Electronics Co., Ltd. Duty cycle correction circuit and a method for duty cycle correction in a delay locked loop using an inversion locking scheme
KR101285218B1 (ko) * 2006-07-25 2013-07-11 삼성전자주식회사 듀티 사이클 보정 회로와 듀티 사이클 보정 방법
KR100771887B1 (ko) * 2006-10-17 2007-11-01 삼성전자주식회사 듀티 검출기 및 이를 구비하는 듀티 검출/보정 회로
US7598783B2 (en) 2007-01-24 2009-10-06 Hynix Semiconductor Inc. DLL circuit and method of controlling the same
KR100918263B1 (ko) * 2008-11-04 2009-09-21 주식회사 파이칩스 듀티 사이클 보정장치
US9525406B2 (en) 2014-12-08 2016-12-20 Electronics And Telecommunications Research Institute Apparatus and method for compensating for duty signals

Also Published As

Publication number Publication date
KR100525080B1 (ko) 2005-11-01

Similar Documents

Publication Publication Date Title
KR100401522B1 (ko) 듀티 보정 회로
US7202720B2 (en) Delay locked loop having a duty cycle correction circuit
KR100490655B1 (ko) 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
US7027027B2 (en) Differential amplifier and semiconductor integrated circuit for LCD drive
US5191245A (en) Delay compensation circuit
JP2002135105A (ja) デュティサイクル検出回路及びデュティサイクル補正回路
KR100525080B1 (ko) 평균 듀티 싸이클 교정기
US6194917B1 (en) XOR differential phase detector with transconductance circuit as output charge pump
US20080186068A1 (en) Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices
US7352227B2 (en) Semiconductor device having plurality of circuits belonging to different voltage domains
US6043683A (en) Output pad circuit using control signal
JP2003017996A (ja) レベルシフト回路
US6927612B2 (en) Current starved DAC-controlled delay locked loop
US20060220710A1 (en) Delay locked loop device
US7768336B2 (en) Level shifting circuit
EP0444683B1 (en) Semiconductor circuit device with input threshold value correction circuit
JP3556533B2 (ja) レベルシフタ回路
KR100903371B1 (ko) 듀티 싸이클 검출 회로와 검출 방법
JP6540290B2 (ja) レベルコンバータ回路
US5907255A (en) Dynamic voltage reference which compensates for process variations
KR100354672B1 (ko) 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로
KR100223501B1 (ko) 반도체 집적 회로
US6700413B1 (en) Symmetric current mode logic
KR19990086468A (ko) 듀티 싸이클 보정 회로
JP3066645B2 (ja) 半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140917

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee