KR101285218B1 - 듀티 사이클 보정 회로와 듀티 사이클 보정 방법 - Google Patents

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KR101285218B1
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Abstract

듀티 사이클 보정 회로가 개시된다. 에러 보정기는 제어 단자 쌍으로 입력되는 듀티 사이클 보정 신호들에 기초하여 입력 단자 쌍으로 입력되는 제 1 차동 아날로그 클락 신호들의 듀티 사이클들을 보정하고, 출력단자 쌍을 통하여 듀티 사이클들이 보정된 제 2 차동 아날로그 클락 신호들을 출력한다. 아날로그-디지털 버퍼는 상기 제 2 차동 아날로그 클락 신호들을 차동 디지털 클락 신호들로 변환한다. 듀티 에러 검출기는 상기 차동 디지털 클락 신호들을 수신하고, 수신된 상기 차동 디지털 클락 신호들의 듀티 사이클들을 감지하고, 감지결과에 기초하여 N-비트 디지털 신호를 출력한다. 듀티 에러 보정 신호 발생기는 상기 제 2 차동 아날로그 클락 신호들과 상기 N-비트 디지털 신호에 기초하여 전류 이득들이 제어되는 차동 제어 전류 신호들을 상기 듀티 사이클 보정 신호들로서 상기 제어 단자 쌍으로 출력한다. 상기 듀티 사이클 보정 회로는 상기 제어 단자 쌍 중의 어느 하나와 접지 전압을 수신하기 위한 접지 단자에 접속된 제1커패시터와 상기 제어 단자 쌍 중의 다른 하나와 상기 접지 단자에 접속된 제2커패시터를 더 구비한다.
듀티 사이클, 듀티 사이클 보정회로,

Description

듀티 사이클 보정 회로와 듀티 사이클 보정 방법{Duty cycle correction circuit and duty cycle correction method}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 듀티 사이클 보정 회로의 블락도를 나타낸다.
도 2는 도 1에 도시된 듀티 사이클 보정 회로의 상세 회로도를 나타낸다.
도 3은 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 블락도를 나타낸다.
도 4는 도 3에 도시된 듀티 에러 검출기의 회로도를 나타낸다.
도 5는 도 4에 도시된 단위 셀의 회로도를 나타낸다.
도 6은 도 5에 도시된 단위 셀의 타이밍 도이다.
도 7은 도 3에 도시된 듀티 에러 보정 신호 발생기의 회로도를 나타낸다.
도 8은 세틀링 시간에 대한 시뮬레이션 결과를 나타낸다.
도 9는 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 입출력 클락 신호들의 파형을 나타낸다.
본 발명은 듀티 사이클 보정 회로에 관한 것으로, 보다 상세하게는 디지털 듀티 에러 검출기를 이용하여 전류 특성을 조절할 수 있는 듀티 사이클 보정 회로와 그 방법에 관한 것이다.
DDR SDRAM(Double data rate synchronous DRAM)이나 아날로그-디지털 변환기(ADC) 등의 시스템들은 다중 위상의 클럭 신호를 사용하기 때문에 50% 듀티 사이클 (또는 "듀티 비율")을 보장하는 것이 필수적인 설계 요소이다.
높은 정확도의 듀티 사이클(duty cycle)을 보장하기 위해서, 아날로그 방식의 듀티 사이클 보정 회로가 주로 사용된다. 상기 아날로그 방식의 듀티 사이클 보정 회로는 듀티 에러(예컨대, 원하는 듀티 사이클에서 벗어난 정도) 대한 정보를 커패시터에 저장하기 때문에, 전력소모를 줄이기 위해 절전 모드 (power-down mode)에서 상기 아날로그 방식의 듀티 사이클 보정 회로의 전원을 오프시킬 경우, 상기 커패시터의 누설전류에 의해 상기 듀티 에러에 대한 정보는 손실된다.
그러므로, 아날로그 방식의 듀티 사이클 보정 회로가 절전 모드에서 액티브 모드 (active mode)로 진입하는 경우, 50% 듀티 사이클로 보정하기 위한 상기 아날로그 방식의 듀티 사이클 보정 회로의 세틀링 시간(settling time)은 증가한다.
도 1은 종래의 듀티 사이클 보정 회로의 블락도를 나타내고, 도 2는 도 1에 도시된 듀티 사이클 보정 회로의 상세 회로도를 나타낸다. 도 1과 도 2를 참조하면, 듀티 사이클 보정 회로(10)는 듀티 에러를 보정하기 위한 보정기(corrector; 12)와 듀티 에러를 감지하는 감지기(14)를 구비한다. 감지기(14)에서 발생된 아날 로그 오프셋 전압은 각각의 커패시터(16과 18)에 저장되고, 각각의 커패시터(16과 18)에 저장된 오프셋 전압은 보정을 위한 트랜지스터의 전류 차이를 발생시켜 클락 신호들(Ci와 Cib)의 듀티 에러들을 보정하게 된다.
종래의 듀티 사이클 보정 회로(10)에서 각각의 커패시터(16과 18)에 대한 감지기(14)의 전류 이득은 중요한 설계 요소이다. 그리고 세틀링 시간과 듀티 에러 보정에 대한 정확도 사이에는 트레이드-오프 관계가 있다.
즉, 세틀링 시간을 작게 하기 위해서는 전류 이득을 증가시켜야 하지만 세틀링 시간 이후에는 듀티 사이클 보정에 대한 에러를 유발시키기 때문에 적절한 전류 이득을 갖는 것이 중요하다.
최근의 다중 클럭 신호를 사용되는 고속의 응용 제품에서는 듀티 사이클에 대한 정확도와 전력소모가 매우 중요한 설계 사양이 되기 때문에, 전류 이득에 비해 매우 큰 용량의 커패시터를 사용하면서 절전 모드에서 아날로그 듀티 사이클 보정 회로를 오프(off)한다. 따라서 종래의 아날로그 듀티 사이클 보정 회로의 경우 액티브 모드로 진입시 50% 듀티 사이클로 보정하는데 소요되는 세틀링 시간은 매우 크다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 높은 정확도를 가지면서도 세틀링 시간을 감소시킬 수 있는 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 듀티 사이클 보정 회로는 에러 보정기, 아날로그-디지털 버퍼, 듀티 에러 검출기, 및 듀티 에러 보정 신호 발생기를 구비한다.
상기 에러 보정기는 제어 단자 쌍으로 입력되는 듀티 사이클 보정 신호들에 기초하여 입력 단자 쌍으로 입력되는 제 1 차동 아날로그 클락 신호들의 듀티 사이클들을 보정하고, 출력단자 쌍을 통하여 듀티 사이클들이 보정된 제 2 차동 아날로그 클락 신호들을 출력한다.
상기 아날로그-디지털 버퍼는 상기 제 2 차동 아날로그 클락 신호들을 차동 디지털 클락 신호들로 변환한다. 상기 듀티 에러 검출기는 상기 차동 디지털 클락 신호들을 수신하고, 수신된 상기 차동 디지털 클락 신호들의 듀티 사이클들을 감지하고, 감지결과에 기초하여 N-비트 디지털 신호를 출력한다. 상기 듀티 에러 보정 신호 발생기는 상기 제 2 차동 아날로그 클락 신호들과 상기 N-비트 디지털 신호에 기초하여 전류 이득들이 제어되는 차동 제어 전류 신호들을 상기 듀티 사이클 보정 신호들로서 상기 제어 단자 쌍으로 출력한다.
상기 듀티 사이클 보정 회로는 상기 제어 단자 쌍 중의 어느 하나와 접지 전압을 수신하기 위한 접지 단자에 접속된 제1커패시터와 상기 제어 단자 쌍 중의 다른 하나와 상기 접지 단자에 접속된 제2커패시터를 더 구비한다.
상기 듀티 에러 검출기는 상기 차동 디지털 클락 신호들 중에서 제 1 디지털 클락 신호를 수신하고, 각각이 서로 다른 위상을 갖는 다수의 제 1 지연 디지털 클락 신호들을 출력하기 위한 제1지연회로; 상기 차동 디지털 클락 신호들 중에서 제 2 디지털 클락 신호를 수신하고, 각각이 서로 다른 위상을 갖는 다수의 제 2 지연 디지털 클락 신호들을 출력하기 위한 제2지연회로; 및 N개의 단위 셀들을 구비한다.
상기 N개의 단위 셀들 중에서 i(1<i≤N)번째 단위 셀은 제 1 전원을 수신하기 위한 제 1 단자와 제 2 전원을 수신하기 위한 제 2 단자 사이에 직렬로 접속된 제 1 내지 제 4 트랜지스터들; 상기 제 1 단자와 상기 제 2 단자 사이에 직렬로 접속된 제 5 내지 제 8 트랜지스터들; 및 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 제 1 공통 접점의 신호와 상기 제 5 트랜지스터와 상기 제 6 트랜지스터의 제 2 공통 접점의 신호에 기초하여 상기 N-비트 디지털 신호를 구성하는 1-비트 디지털 신호를 출력하기 위한 신호 발생기를 구비한다.
상기 제 1 트랜지스터와 상기 제 5 트랜지스터 각각의 게이트는 리셋 신호를 수신하고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 디지털 클락 신호를 수신하고, 상기 제 3 트랜지스터의 게이트는 상기 다수의 제 1 지연 디지털 클락 신호들 중에서 대응되는 지연 디지털 클락 신호를 수신하고, 상기 제 4 트랜지스터의 게이트는 (i-1)번째 단위 셀로부터 출력된 제1신호를 수신하고, 상기 제 6 트랜지스터의 게이트는 상기 제 2 디지털 클락 신호를 수신하고, 상기 제 7 트랜지스터의 게이트는 상기 다수의 제 2 지연 디지털 클락 신호들 중에서 대응되는 지연 디지털 클락 신호를 수신하고, 상기 제 8 트랜지스터의 게이트는 상기 (i-1)번째 단위 셀로부터 출력된 제2신호를 수신한다.
상기 신호 발생기는 상기 제 1 공통 접점의 신호를 래치하기 위한 제 1 래 치; 상기 제 2 공통 접점의 신호를 래치하기 위한 제 2 래치; 상기 제 1 래치의 출력신호와 상기 제 2 래치의 출력신호를 수신하여 배타 논리합하기 위한 배타 논리합 회로; 전송 제어 신호에 응답하여 상기 배타 논리합 회로의 출력신호를 전송하기 위한 전송 회로; 및 상기 전송 회로의 출력 신호를 래치하여 상기 1-비트 디지털 신호를 출력하기 위한 제 3 래치를 구비한다.
상기 듀티 에러 보정 신호 발생기는 이진 가중된(binary-weighted) N개의 트랜지스터들로 구현된 N개의 전류원들을 구비하고 상기 제 2 차동 아날로그 클락 신호들의 차이를 증폭하여 상기 차동 제어 전류 신호들을 출력하기 위한 차동 증폭기를 구비하며, 상기 N-비트 디지털 신호를 구성하는 각각의 1-비트 디지털 신호는 상기 N개의 트랜지스터들 각각의 게이트로 입력된다.
상기 듀티 에러 보정 신호 발생기는 써모미터-코디드(thermometer-coded) 형태로 구성된 N개의 트랜지스터들로 구현된 N개의 전류원들을 구비하며, 상기 제 2 차동 아날로그 클락 신호들의 차이를 증폭하여 상기 차동 제어 전류 신호들을 출력하기 위한 차동 증폭기를 구비하며, 상기 N-비트 디지털 신호를 구성하는 각각의 1-비트 디지털 신호는 상기 N개의 트랜지스터들 각각의 게이트로 입력된다.
상기 기술적 과제를 달성하기 위한 듀티 사이클 보정 방법은 듀티 사이클 보정 신호들에 기초하여 제 1 차동 아날로그 클락 신호들의 듀티 사이클들을 보정하고, 듀티 사이클들이 보정된 제 2 차동 아날로그 클락 신호들을 출력하는 단계; 상기 제 2 차동 아날로그 클락 신호들을 차동 디지털 클락 신호들로 변환하는 단계; 상기 차동 디지털 클락 신호들을 수신하고, 수신된 상기 차동 디지털 클락 신호들 의 듀티 사이클들을 감지하고, 감지결과에 기초하여 N-비트 디지털 신호를 출력하는 단계; 및 상기 제 2 차동 아날로그 클락 신호들과 상기 N-비트 디지털 신호에 기초하여 전류 이득들이 제어되는 차동 제어 전류 신호들을 상기 듀티 사이클 보정 신호들로서 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 블락도를 나타낸다. 도 3을 참조하면, 듀티 사이클 보정 회로(100)는 에러 보정기(error corrector; 110), 아날로그-디지털 버퍼(120), 듀티 에러 검출기(duty error detector; 130), 및 듀티 에러 보정 신호 발생기(140)를 구비한다.
에러 보정기(110)는 제어 단자 쌍(114)으로 입력되는 듀티 사이클 보정 신호들(dcc와 dccb)에 기초하여 입력 단자 쌍(112)으로 입력되는 제 1 차동 아날로그 클락 신호들(Ci와 Cib)의 듀티 사이클들을 보정하고, 출력단자 쌍(116)을 통하여 듀티 사이클들이 보정된 제 2 차동 아날로그 클락 신호들(Ci'와 Cib')을 출력한다. 듀티 사이클 보정 신호들(dcc와 dccb)은 차동 신호들일 수 있다.
아날로그-디지털 버퍼(120)는 에러 보정기(110)로부터 출력된 제 2 차동 아날로그 클락 신호들(Ci'와 Cib')을 수신하고 이들을 차동 디지털 클락 신호들(Co와 Cob)로 변환하여 출력한다.
듀티 에러 검출기(130)는 복수의 제어신호들(RSTB와 SMP)과 차동 디지털 클락 신호들(Co와 Cob)을 수신하고, 수신된 차동 디지털 클락 신호들(Co와 Cob)의 듀티-사이클들(또는 듀티 에러들)을 감지하고, 감지결과에 기초하여 N(N은 자연수, N=8)-비트 디지털 신호(DC[7:0])를 출력한다. 본 명세서에서는 설명의 편의를 위하여 N=8일 때를 경우를 가정하여 설명한다.
듀티 에러 보정 신호 발생기(140)는 에러 보정기(110)로부터 출력된 제 2 차동 아날로그 클락 신호들(Ci'와 Cib')과 8-비트 디지털 신호(DC[7:0])에 기초하여 전류 이득들이 제어되는 차동 제어 전류 신호들을 듀티 에러 보정 신호들(dcc와 dccb)로서 제어 단자 쌍(114)으로 출력한다.
본 발명에 따른 듀티 사이클 보정 회로(100)가 절전 모드에서 액티브 모드로 진입시, 듀티 에러 검출기(130)는 세틀링 시간 동안에는 듀티 에러에 비례하여 듀티 에러 보정 신호 발생기(140)가 높은 전류 이득을 갖도록 제어하고 상기 세틀링 시간 이후에는 정확도를 높이기 위하여 듀티 에러 보정 신호 발생기(140)가 낮은 전류 이득을 갖도록 제어한다.
도 4는 도 3에 도시된 듀티 에러 검출기의 회로도를 나타낸다. 도 4를 참조하면, 듀티 에러 검출기(130)는 제1지연회로, 제2지연회로, 및 N개의 단위 셀들 (151, 152, ..., 153)을 구비한다. N은 자연수, N=8
상기 제1지연회로는 직렬로 접속된 다수의 버퍼들(131, 132, ..., 133)을 포함하며, 상기 다수의 버퍼들(131, 132, ..., 133) 각각은 직렬로 접속된 M(M은 자 연수, 예컨대 M=2)개의 인버터들을 포함한다.
상기 제1지연회로는 차동 디지털 클락 신호들(Co와 Cob) 중에서 제 1 디지털 클락 신호(Co)를 수신하고, 각각이 서로 다른 위상을 갖는 다수의 제 1 지연 디지털 클락 신호들(DCo0, DCo1, ..., DCo6, 및 DCo7)을 출력한다.
상기 제2지연회로는 직렬로 접속된 다수의 버퍼들(141, 142, ..., 143)을 포함하며, 상기 다수의 버퍼들(141, 142, ..., 143) 각각은 직렬로 접속된 M(M=2)개의 인버터들을 포함한다.
상기 제2지연회로는 차동 디지털 클락 신호들(Co와 Cob) 중에서 제 2 디지털 클락 신호(Cob)를 수신하고, 각각이 서로 다른 위상을 갖는 다수의 제 2 지연 디지털 클락 신호들(DCob0, DCob1, ..., DCob6, 및 DCob7)을 출력한다.
N개의 단위 셀들(151, 152, ..., 153) 각각은 제1 디지털 클락 신호(Co), 제2 디지털 클락 신호(Cob), 다수의 버퍼들(131, 132, ..., 133) 중에서 대응되는 버퍼의 출력신호, 다수의 버퍼들(141, 142, ..., 143) 중에서 대응되는 버퍼의 출력신호, 제어신호들(RSTB와 SMP), 및 바로 앞의 셀로부터 출력된 신호들(BCHi와 BCLi, 0≤i≤6)에 응답하여 대응되는 디지털 신호(DC[0] 내지 DC[7])를 출력한다.
도 5는 도 4에 도시된 단위 셀의 회로도를 나타낸다. 각 단위 셀(151, 152, ..., 153)의 구조는 실질적으로 동일하므로, 설명의 편의를 위하여 도 5에서는 제2단위 셀(152)의 회로도만을 도시하고 설명한다.
제2단위 셀(152)은 제 1 전원(Vdd)을 수신하기 위한 제 1 단자와 제 2 전원(Vss)을 수신하기 위한 제 2 단자 사이에 직렬로 접속된 제 1 내지 제 4 트랜지 스터들(161, 163, 165, 및 167), 상기 제 1 단자와 상기 제 2 단자 사이에 직렬로 접속된 제 5 내지 제 8 트랜지스터들(169, 171, 173, 및 175), 및 신호 발생기(177)를 구비한다.
신호 발생기(177)는 제 1 트랜지스터(161)와 제 2 트랜지스터의 제 1 공통 접점(162)의 신호와 제 5 트랜지스터(169)와 제 6 트랜지스터(171)의 제 2 공통 접점(170)의 신호에 기초하여 N-비트 디지털 신호(DC[7:0])를 구성하는 1-비트 디지털 신호(DC[1])를 출력한다.
제 1 트랜지스터(161)와 제 5 트랜지스터(169) 각각은 PMOS 트랜지스터로 구현될 수 있으며, 각각의 트랜지스터(161과 169)의 게이트는 리셋 신호(RSTB)를 수신한다. 제 2 트랜지스터(163)의 게이트는 제 1 디지털 클락 신호(Co)를 수신하고, 제 3 트랜지스터(165)의 게이트는 복수의 제 1 지연 디지털 클락 신호들(DCo0, DCo1, ..., DCo6, 및 DCo7) 중에서 대응되는 지연 디지털 클락 신호(DCo1)를 수신하고, 제 4 트랜지스터의 게이트는 바로 앞의 단위 셀(151)로부터 출력된 제1신호(BCH0)를 수신한다.
제 6 트랜지스터(171)의 게이트는 제 2 디지털 클락 신호(Cob)를 수신하고, 제 7 트랜지스터(173)의 게이트는 복수의 제 2 지연 디지털 클락 신호들(DCob0, DCob1, ..., DCob6, 및 DCob7) 중에서 대응되는 지연 디지털 클락 신호(DCob1)를 수신하고, 제 8 트랜지스터(175)의 게이트는 바로 앞 단위 셀(151)로부터 출력된 제2신호(BCL0)를 수신한다.
첫 번째 셀(151)의 제4트랜지스터와 제8트랜지스터 각각의 게이트는 전원전 압(Vdd)을 수신하기 위한 제1단자에 접속될 수 있다. 또한, 첫 번째 셀(151)은 제1단자와 제2단자 사이에 각각 직렬로 접속되는 제1 내지 제3 트랜지스터(161, 163, 및 165), 및 제 5 내지 제7 트랜지스터(161, 163, 및 165)를 구비할 수 있다.
신호 발생기(177)는 제1래치(180), 제2래치(182), 배타 논리합 회로(184), 전송 회로(186), 및 제3래치(188)을 구비한다. 신호 발생기(177)는 제3래치(188)의 출력신호를 반전시키기 위한 인버터(190)를 더 구비할 수 있다.
제1래치(180)는 제 1 공통 접점(162)의 신호를 수신하여 반전시키고, 반전된 신호를 래치한다. 제1래치(180)의 출력신호(BCH1)는 바로 다음번 단위 셀의 제4트랜지스터로 입력된다.
제2래치(182)는 제 2 공통 접점(170)의 신호를 수신하여 반전시키고 반전된 신호를 래치한다. 제2래치(182)의 출력신호(BCL1)는 바로 다음번 단위 셀의 제8트랜지스터로 입력된다.
배타 논리합 회로(184)는 제 1 래치(180)의 출력신호(BCH1)와 제 2 래치 (182)의 출력신호(BCL1)를 수신하여 이들을 배타 논리합한다.
전송 회로(186)는 전송 제어 신호들(SMP와 SMPB)에 응답하여 배타 논리합 회로(184)의 출력신호를 제3래치(188)로 전송한다. 전송 회로(186)는 전송 게이트로 구현될 수 있으며, 전송 제어 신호들(SMP와 SMPB)은 차동 신호들이다.
제3래치(188)는 전송 회로(186)의 출력 신호를 수신하여 반전시키고 반전된 신호를 래치하고, 1-비트 디지털 신호(DC[1])를 출력할 수 있다. 만일, 제3래치(188)의 출력단에 인버터(190)가 접속되는 경우, 인버터(190)는 제3래치(188)의 출력신호를 반전시키고 1-비트 디지털 신호(DC[1])를 출력할 수 있다.
도 6은 도 5에 도시된 단위 셀의 타이밍 도이다. 도 5와 도 6을 참조하면, 제1구간 동안(T1)에는 제 1 디지털 신호(Co)의 지연이 제1래치(180)에 의하여 측정되고, 제 1 디지털 신호(Co)에 대한 듀티 사이클에 대한 정보는 제1래치(180)에 저장된다. 또한, 제2구간 동안(T2)에는 제 2 디지털 신호(Cob)의 지연이 제2래치(182)에 의하여 측정되고, 제 2 디지털 신호(Cob)에 대한 듀티 사이클에 대한 정보는 제2래치(182)에 저장된다. 매 주기마다 제 1 디지털 신호(Co)에 기초하여 발생된 전송 제어신호(SMP)가 하이가 되는 구간에서 제3래치(188)에는 배타 논리합 회로(184)의 연산 결과가 저장된다.
전송 제어신호(SMP)에 이어서 발생되는 리셋신호(RSTB)에 의하여 제1래치(180)와 제2래치(182)는 리셋된다. 이때 듀티 에러에 따라 발생된 N-비트 디지털 신호(DC[7:0])는 듀티 에러 보정 신호 발생기(140)의 전류 이득을 적절하게 제어한다.
도 3 내지 도 6을 참조하면, 제1단위 셀(151)은 제 1 디지털 클락 신호(Co), 제 2 디지털 클락 신호(Cob), 지연 디지털 클락신호들(DCo0와 DCob0), 리셋신호(RSTB), 및 전송제어신호(SMP)에 응답하여 BCHO, BCLO, 및 N-비트 디지털 신호(DC[7:0])의 LSB, 즉 DC[0]를 출력한다.
제7단위 셀은 제 1 디지털 클락 신호(Co), 제 2 디지털 클락 신호(Cob), 지연 디지털 클락신호들(DCo6와 DCob6), 리셋신호(RSTB), 및 전송제어신호(SMP)에 응답하여 BCH6, BCL6, 및 N-비트 디지털 신호(DC[7:0]) 중에서 DC[6]를 출력한다. 또 한, 제8단위 셀(153)은 제 1 디지털 클락 신호(Co), 제 2 디지털 클락 신호(Cob), 지연 디지털 클락신호들(DCo7와 DCob7), 리셋신호(RSTB), 및 전송제어신호(SMP)에 응답하여 N-비트 디지털 신호(DC[7:0]) 중에서 MSB, 즉 DC[7]를 출력한다.
도 7은 도 3에 도시된 듀티 에러 보정 신호 발생기의 회로도를 나타낸다. 도 7을 참조하면, 듀티 에러 보정 신호 발생기(140)는 차동 트랜지스터 쌍(201과 203)과 다수의 전류원들(207)을 구비하는 차동 증폭기로 구현될 수 있다. 도 7에 도시된 바와 같은 듀티 에러 보정 신호 발생기(140)를 적응 전류 스티어링 펌프 (adaptive current-steering pump)라고도 한다.
8-비트 디지털 신호(DC[7:0])는 이진 가중된(binary-weighted) 또는 써모미터-코디드(thermometer-coded) 형태로 구성된 8개의 전류원들(207) 각각의 제어 단자, 즉 게이트로 입력된다. 표 1은 각 디지털 신호에 대한 전류의 세기(strength)를 나타낸다. 여기서 BW는 이진 가중된(binary-weighted) 형태로 구성된 8개의 전류원들(207) 각각에 흐를 수 있는 전류의 세기를 나타내고, TMC는 써모미터-코디드 (thermometer-coded) 형태로 구성된 8개의 전류원들(207) 각각에 흐를 수 있는 전류의 세기를 나타낸다. 즉, 8-비트 디지털 신호(DC[7:0]) 중에서 대응되는 비트에 응답하는 각각의 트랜지스터의 채널 길이-대- 채널 폭의 비는 동일하거나(예컨대, 써모미터-코디드 형태) 또는 서로 다르게 구현될 수 있다. 또한, 각 트랜지스터는 전류 미러(current mirror) 형태로 구현될 수 있다.
DC[0] DC[1] DC[2] DC[3] DC[4] DC[5] DC[6] DC[7]
BW 4I 2I I I I I 2I 4I
TMC I I I I I I I I
동작 주파수가 이미 알려져 있는 경우에는 이진 가중된(binary-weighted) 형태로 구성된 8개의 전류원들을 이용한 적응 전류 스티어링(adaptive current-steering) 방식을 사용하는 것이 유리하고, 정확한 동작 주파수를 모를 경우에는 듀티 비율이 50%로 되는 지연이 변하기 때문에 써모미터-코디드(thermometer-coded) 형태로 구성된 8개의 전류원들을 이용한 적응 전류 스티어링 방식을 사용하는 것이 유리하다.
듀티 에러 보정 신호 발생기(140)는 8-비트 디지털 신호(DC[7:0])와 에러 보정기(110)로부터 출력된 제 2 차동 아날로그 클락 신호들(Ci'와 Cib')에 기초하여 각각의 전류 이득이 제어되는 차동 제어 전류 신호들(dcc와 dccb)을 에러 보정기(110)의 제어 단자 쌍(114)으로 출력한다. 듀티 에러 보정 신호 발생기(140)의 출력 단자 쌍 각각과 접지단자 사이에는 각각의 커패시터(207과 209)가 접속될 수 있다.
도 8은 세틀링 시간에 대한 시뮬레이션 결과를 나타낸다.
도 8을 참조하면, "A"는 동작 주파수 500 MHz에서 일반적인 전류 이득을 갖는 아날로그 듀티 사이클 보정 회로의 세틀링 시간(settling time)을 나타내고, "B"는 최대 전류 이득을 갖는 일반적인 아날로그 듀티 사이클 보정 회로의 세틀링 시간을 나타내고, "C"는 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 세틀링 시간을 나타낸다.
세틀링 시간이 12㎲로 설계된 일반적인 전류 이득을 갖는 아날로그 듀티 사이클 보정 회로에 비하여 최대 전류 이득을 갖는 일반적인 아날로그 듀티 사이클 보정 회로의 세틀링 시간은 약 90% 정도 개선되지만, 일반적인 전류 이득을 갖는 아날로그 듀티 사이클 보정 회로의 지터(jitter)에 비하여 최대 전류 이득을 갖는 일반적인 아날로그 듀티 사이클 보정 회로의 지터는 16배 가량으로 증가된 것을 알 수 있다.
즉, 일반적인 전류 이득을 갖는 아날로그 듀티 사이클 보정 회로 또는 최대 전류 이득을 갖는 일반적인 아날로그 듀티 사이클 보정 회로는 고정된 전류 이득으로 인해 세틀링 시간과 정확도 사이의 트레이드 오프(trade-off)가 발생하게 된다.
그러나, 본 발명에 따른 듀티 사이클 보정 회로는 듀티 에러가 큰 보정 초기 구간에는 종래의 아날로그 듀티 사이클 보정 회로보다 표 1에 도시된 바와 같이 16배의 전류 이득을 가지므로 상기 듀티 에러를 빠르게 보정하고, 듀티 에러가 점점 작아짐에 따라 전류 이득도 감소함을 알 수 있다. 예컨대, "D"에 도시된 바와 같이, 본 발명에 따른 듀티 사이클 보정 회로(100)는 듀티 에러가 큰 구간에서는 각 디지털 신호(DC[3]과 DC[4])가 하이 레벨을 갖도록 제어하고 듀티 에러가 작은 구간에서는 각 디지털 신호(DC[3]과 DC[4])가 로우 레벨을 갖도록 제어할 수 있다.
따라서, 본 발명에 따른 듀티 사이클 보정 회로는 종래의 아날로그 듀티 사이클 보정 회로와 동일한 정확도를 가지면서도 세틀링 시간이 약 70~80% 정도 개선된 결과를 볼 수 있다.
도 9는 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 입출력 클락 신호들의 파형을 나타낸다. 도 9a는 3:7의 듀티 사이클을 갖는 아날로그 입력 클락 신호의 파형을 나타내고, 도 9b는 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 디지털 출력 클락 신호의 파형을 나타낸다.
상술한 바와 같이 본 발명에 따른 듀티 사이클 보정 회로는 종래의 아날로그 듀티 사이클 보정 회로와 동일한 정확도를 가지면서도 세틀링 시간을 상당히 감소시킬 수 있는 효과가 있다.

Claims (7)

  1. 제어 단자 쌍으로 입력되는 듀티 사이클 보정 신호들에 기초하여 입력 단자 쌍으로 입력되는 제 1 차동 아날로그 클락 신호들의 듀티 사이클들을 보정하고, 출력단자 쌍을 통하여 듀티 사이클들이 보정된 제 2 차동 아날로그 클락 신호들을 발생하기 위한 에러 보정기;
    상기 제 2 차동 아날로그 클락 신호들을 차동 디지털 클락 신호들로 변환하기 위한 아날로그-디지털 버퍼;
    상기 차동 디지털 클락 신호들을 수신하고, 수신된 상기 차동 디지털 클락 신호들의 듀티 사이클들을 감지하고, 감지결과에 기초하여 N-비트 디지털 신호를 출력하기 위한 듀티 에러 검출기; 및
    상기 제 2 차동 아날로그 클락 신호들과 상기 N-비트 디지털 신호에 기초하여 전류 이득들이 제어되는 차동 제어 전류 신호들을 상기 듀티 사이클 보정 신호들로서 상기 제어 단자 쌍으로 출력하기 위한 듀티 에러 보정 신호 발생기를 구비하는 듀티 사이클 보정 회로.
  2. 제1항에 있어서,
    상기 제어 단자 쌍 중의 어느 하나와 접지 전압을 수신하기 위한 접지 단자에 접속된 제1커패시터; 및
    상기 제어 단자 쌍 중의 다른 하나와 상기 접지 단자에 접속된 제2커패시터를 더 구비하는 듀티 사이클 보정 회로.
  3. 제1항에 있어서, 상기 듀티 에러 검출기는,
    상기 차동 디지털 클락 신호들 중에서 제 1 디지털 클락 신호를 수신하고, 각각이 서로 다른 위상을 갖는 다수의 제 1 지연 디지털 클락 신호들을 출력하기 위한 제1지연회로;
    상기 차동 디지털 클락 신호들 중에서 제 2 디지털 클락 신호를 수신하고, 각각이 서로 다른 위상을 갖는 다수의 제 2 지연 디지털 클락 신호들을 출력하기 위한 제2지연회로; 및
    N개의 단위 셀들을 구비하며,
    상기 N개의 단위 셀들 중에서 i(1<i≤N)번째 단위 셀은,
    제 1 전원을 수신하기 위한 제 1 단자와 제 2 전원을 수신하기 위한 제 2 단자 사이에 직렬로 접속된 제 1 내지 제 4 트랜지스터들;
    상기 제 1 단자와 상기 제 2 단자 사이에 직렬로 접속된 제 5 내지 제 8 트랜지스터들; 및
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 제 1 공통 접점의 신호와 상기 제 5 트랜지스터와 상기 제 6 트랜지스터의 제 2 공통 접점의 신호에 기초하여 상기 N-비트 디지털 신호를 구성하는 1-비트 디지털 신호를 출력하기 위한 신호 발생기를 구비하며,
    상기 제 1 트랜지스터와 상기 제 5 트랜지스터 각각의 게이트는 리셋 신호를 수신하고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 디지털 클락 신호를 수신하고, 상기 제 3 트랜지스터의 게이트는 상기 다수의 제 1 지연 디지털 클락 신호들 중에서 대응되는 지연 디지털 클락 신호를 수신하고, 상기 제 4 트랜지스터의 게이트는 (i-1)번째 단위 셀로부터 출력된 제1신호를 수신하고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 디지털 클락 신호를 수신하고, 상기 제 7 트랜지스터의 게이트는 상기 다수의 제 2 지연 디지털 클락 신호들 중에서 대응되는 지연 디지털 클락 신호를 수신하고, 상기 제 8 트랜지스터의 게이트는 상기 (i-1)번째 단위 셀로부터 출력된 제2신호를 수신하는 듀티 사이클 보정 회로.
  4. 제3항에 있어서, 상기 신호 발생기는,
    상기 제 1 공통 접점의 신호를 래치하기 위한 제 1 래치;
    상기 제 2 공통 접점의 신호를 래치하기 위한 제 2 래치;
    상기 제 1 래치의 출력신호와 상기 제 2 래치의 출력신호를 수신하여 배타 논리합하기 위한 배타 논리합 회로;
    전송 제어 신호에 응답하여 상기 배타 논리합 회로의 출력신호를 전송하기 위한 전송 회로; 및
    상기 전송 회로의 출력 신호를 래치하여 상기 1-비트 디지털 신호를 출력하기 위한 제 3 래치를 구비하는 듀티 사이클 보정 회로.
  5. 제1항에 있어서, 상기 듀티 에러 보정 신호 발생기는,
    이진 가중된(binary-weighted) N개의 트랜지스터들로 구현된 N개의 전류원들을 구비하고 상기 제 2 차동 아날로그 클락 신호들의 차이를 증폭하여 상기 차동 제어 전류 신호들을 출력하기 위한 차동 증폭기를 구비하며,
    상기 N-비트 디지털 신호를 구성하는 각각의 1-비트 디지털 신호는 상기 N개의 트랜지스터들 각각의 게이트로 입력되는 듀티 사이클 보정 회로.
  6. 제1항에 있어서, 상기 듀티 에러 보정 신호 발생기는,
    써모미터-코디드(thermometer-coded) 형태로 구성된 N개의 트랜지스터들로 구현된 N개의 전류원들을 구비하며, 상기 제 2 차동 아날로그 클락 신호들의 차이를 증폭하여 상기 차동 제어 전류 신호들을 출력하기 위한 차동 증폭기를 구비하며,
    상기 N-비트 디지털 신호를 구성하는 각각의 1-비트 디지털 신호는 상기 N개의 트랜지스터들 각각의 게이트로 입력되는 듀티 사이클 보정 회로.
  7. 듀티 사이클 보정 신호들에 기초하여 제 1 차동 아날로그 클락 신호들의 듀티 사이클들을 보정하고, 듀티 사이클들이 보정된 제 2 차동 아날로그 클락 신호들을 출력하는 단계;
    상기 제 2 차동 아날로그 클락 신호들을 차동 디지털 클락 신호들로 변환하는 단계;
    상기 차동 디지털 클락 신호들을 수신하고, 수신된 상기 차동 디지털 클락 신호들의 듀티 사이클들을 감지하고, 감지결과에 기초하여 N-비트 디지털 신호를 출력하는 단계; 및
    상기 제 2 차동 아날로그 클락 신호들과 상기 N-비트 디지털 신호에 기초하여 전류 이득들이 제어되는 차동 제어 전류 신호들을 상기 듀티 사이클 보정 신호들로서 출력하는 단계를 듀티 사이클 보정 방법.
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