KR19990058728A - 슬류 레이트 제어 회로 - Google Patents

슬류 레이트 제어 회로 Download PDF

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Abstract

본 발명은 슬류 레이트 제어 회로에 관한 것으로 특히, 유동적인 부하에 대응하는 듀티 싸이클의 에러를 검출하고 이 검출 결과에 따라 슬류 레이트의 오차를 검출하여 클럭의 에지 부분에서 오차를 보상하도록 함으로써 적절한 스류 레이트를 갖는 출력 전압을 발생시키도록 창안한 것이다. 이러한 본 발명은 출력 드라이버(210)의 출력 전압( VOL =Vs)과 기준 신호(Vref)를 차동 증폭하여 듀티 싸이클의 에러를 감지하는 신호 센싱부(220)와, 이 신호 센싱부(220)의 검출 에러를 감지하여 슬류 레이트의 에러량을 검출하는 듀티 싸이클 검출부(230)와, 전체 동작을 제어하면서 상기 듀티 싸이클 검출부(230)의 검출 에러양에 따라 업/다운 카운팅을 위한 제어 신호를 출력하는 제어부(240)와, 이 제어부(240)의 제어 신호에 따라 상기의 슬류 레이트의 에러량만큼 보정하는 방향으로 업/다운 카운팅을 수행하여 그 카운팅에 따른 전류값을 저장하고 그 저장된 카운팅값을 출력하는 카운터(250)와, 직류 임피던스 매칭에 의한 전류 제어값(DCV)과 상기 카운터(250)의 카운팅에 의한 전류값(SRV)을 가감산하는 덧셈기(260)와, 에지 펄스(SEL)에 따라 직류 임피던스 매칭에 의한 전류 제어값(DCV)과 덧셈기(260)의 출력 전류값(ADV)중 하나를 선택하여 전류 제어값(CCV)을 상기 출력 드라이버(210)에 출력하는 슬류 레이트 보상부(270)으로 구성한다.

Description

슬류 레이트 제어 회로
본 발명은 출력 드라이버에 관한 것으로 특히, 슬류 레이트 제어 회로에 관한 것이다.
도1 은 종래의 임피던스 매칭 회로도로서 이에 도시된 바와 같이, 출력 드라이버(110)의 출력 전류( IOL )의 양을 감지하는 신호 센싱부(120)와, 전체 동작을 제어하면서 상기 신호 센싱부(120)의 감지 신호를 점검하여 '양'의 값인 경우 업 카운팅, '음'의 값인 경우 다운 카운팅을 위한 제어 신호를 출력하는 제어부(130)와, 이 제어부(130)의 제어 신호에 따라 업/다운 카운팅하여 그 값(=임피던스 매칭시의 상기 출력 드라이버(110)의 출력 전류( IOL )와의 차이값)을 저장하고 그 차이값만큼 보상된 신호를 상기 출력 드라이버(110)에 입력시키는 신호 궤환부(140)로 구성된다.
상기 출력 드라이버(110)는 오픈 드레인 방식으로 구성된다.
즉, 상기 출력 드라이버(110)는 신호 궤환부(140)의 출력 신호가 게이트에 인가된 엔모스 트랜지스터(NM1)의 소스가 접지되고 제한 전압(Vterm)이 인가된 저항(R1)을 상기 엔모스 트랜지스터(NM1)의 드레인에 접속하여 그 접속점에서 출력 신호( VOL )가 출력되도록 구성된다.
상기 신호 센싱부(120)는 제한 전압(Vterm)이 인가된 저항(R2)을 저항(R3)(R4)를 순차 통해 출력 드라이버(110)의 출력 단자( VOL )에 접속하고 기준 전압(Vref)이 반전 단자에 인가된 비교기(COMP1)의 비반전 단자에 상기 저항(R3)(R4)의 접속점의 신호(Vs)를 인가하여 그 비교기(COMP1)의 출력 단자가 제어부(130)에 접속되도록 구성된다.
상기 신호 궤환부(140)는 제어부(130)의 제어 신호에 따라 업 또는 다운 카운팅을 수행하여 그 카운팅된 값을 저장하고 그 저장값만큼 보상된 데이터를 출력하는 카운터(141)와, 이 카운터(141)의 출력 데이터를 출력 드라이버(110)에 입력시키는 앤드 게이트(142)로 구성된다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
이러한 종래 회로는 출력 신호의 직류(DC) 임피던스 매칭에 따른 전류를 제어하여 고속 인터페이스를 구현하는 방식이다.
초기에 신호 궤환부(140)는 제어부(130)의 제어에 의해 임의의 값을 출력 드라이버(110)에 인가하여 엔모스 트랜지스터(NM1)을 턴온시킴에 의해 일정량의 전류( IOL ) 흐름을 형성한다.
이때, 출력 드라이버(110)는 오픈-드레인 방식의 구조임으로 외부 임피던스에 따라 출력 전류( IOL )에 의한 출력 전압( VOL )이 결정된다.
만일, 임피던스 매칭이 이루어졌다면 출력 전압( VOL )의 값은 기준 전압(Vref)과 저항(R2)(R3)의 접속점에 생성되는 전압( VOH )의 차에 두배에 해당한다.
따라서, 신호 센싱부(120)는 전압( VOH )과 출력 전압( VOL )의 차전압을 저항(R3) (R4)를 통해 2등분하고 이 2등분된 전압(Vs)을 비교기(COMP1)에서 기준 전압(Vref)과 비교한다.
이때, 비교기(COMP1)의 비교 결과가 같다면 출력 드라이버(110)의 출력 전압( VOL )은 임피던스 매칭이 이루어진 것이다.
이에 따라, 제어부(130)는 신호 궤환부(140)가 업/다운 카운팅 동작없이 현재의 데이터를 출력하도록 제어한다.
만일, 도2 (b)와 같이 검출 전압(Vs)이 기준 전압(Vref)보다 커서 비교기(COMP1)의 비교 결과가 '양'의 값이라면 제어부(130)는 비교 결과의 차값만큼 업 카운팅을 하도록 신호 궤환부(140)에 제어 신호를 출력한다.
이에 따라, 신호 궤환부(140)는 카운터(141)가 신호 센싱부(120)의 비교 결과의 차값만큼 업 카운팅을 수행하여 그 카운팅값을 저장하고 그 카운팅된 값만큼 낮게 보상된 데이터를 앤드 게이트(142)를 통해 출력 드라이버(110)에 출력한다.
따라서, 출력 드라이버(110)는 엔모스 트랜지스터(NM1)의 턴온량이 줄어 출력 전류( IOL )의 흐름이 줄게 되어 출력 전압( VOL )이 외부 임피던스와 매칭되어진다.
반대로, 도3 (b)와 같이 검출 전압(Vs)이 기준 전압(Vref)보다 작아 신호 센싱부(120)의 비교 결과가 '음'의 값인 경우 상기와 반대의 동작을 수행하여 출력 드라이버(110)의 출력 전류( IOL )의 흐름을 늘림으로써 출력 전압( VOL )이 외부 임피던스와 매칭되어진다.
즉, 출력 전류( IOL )의 량을 검출하여 기준값(Vref)과 비교하고 그 비교 결과에 따라 상기 출력 전류( IOL )의 량을 가변시킴으로써 출력 드라이버(110)의 출력 전압( VOL )을 임피던스 매칭된 상태로 출력하게 된다.
그러나, 종래의 회로는 유동적 부하에 대한 직류(DC) 임피던스 매칭을 위한 것이지 교류(AC)에 의한 슬류 레이트 조절을 위한 기능을 구비하고 있지 않으므로 슬류 레이트를 조절하여 최대의 셋업/홀드 타임을 보장하려는 경우 회로를 다시 설계하여야 하는 단점이 있다.
따라서, 본 발명은 종래의 단점을 개선하기 위하여 유동적인 부하에 대응하는 듀티 싸이클의 에러를 검출하고 이 검출 결과에 따라 슬류 레이트의 오차를 검출하여 클럭의 에지 부분에서 오차를 보상하도록 함으로써 적절한 스류 레이트를 갖는 출력 전압을 발생시키도록 창안한 슬류 레이트 제어 회로를 제공함을 목적으로 한다.
도 1은 종래 기술의 회로도.
도 2 및 도 3은 도 1에서 임피던스 매칭 동작을 보인 파형도.
도 4은 본 발명의 실시예를 보인 블럭도.
도 5는 도 4의 동작을 보인 타이밍도.
* 도면의 주요부분에 대한 부호 설명 *
210 : 출력 드라이버 220 : 신호 센싱부
230 : 듀티 싸이클 검출부 240 : 제어부
250 : 카운터 260 : 덧셈기
270 : 슬류 레이트 보정부 271 : 멀티플렉서
272 : 앤드 게이트
본 발명은 상기의 목적을 달성하기 위하여 출력 드라이버의 출력 전압의 듀티 싸이클을 검출하는 신호 센싱부와, 이 신호 센싱부에서 검출한 듀티 싸이클의 에러로부터 슬류 레이트 에러를 검출하는 슬류 레이트 검출부와, 이 슬류 레이트 검출부에서 검출한 슬류 레이트의 에러량을 보정하기 위한 전류 보정값을 출력하는 카운터와, 직류 임피던스에 의한 전류 제어값에 전류 보정값을 가감산하는 덧셈기와, 클럭의 에지 부분에서만 상기 덧셈기의 출력값을 선택하여 상기 출력 드라이버의 전류 흐름을 제어하는 멀티플렉서를 포함하여 출력의 슬류 레이트 에러를 보정함에 의해 최대의 셋업/홀드 타임을 보장하도록 함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도4는 본 발명의 실시예를 보인 블록도로서 이에 도시한 바와 같이, 출력 드라이버(210)의 출력 전압( VOL =Vs)과 기준 신호(Vref)를 차동 증폭하여 듀티 싸이클의 에러를 감지하는 신호 센싱부(220)와, 이 신호 센싱부(220)의 검출 에러를 감지하여 슬류 레이트의 에러량을 검출하는 듀티 싸이클 검출부(230)와, 전체 동작을 제어하면서 상기 듀티 싸이클 검출부(230)의 검출 에러양에 따라 업/다운 카운팅을 위한 제어 신호를 출력하는 제어부(240)와, 이 제어부(240)의 제어 신호에 따라 상기의 슬류 레이트의 에러량만큼 보정하는 방향으로 업/다운 카운팅을 수행하여 그 카운팅에 따른 전류값을 저장하고 그 저장된 전류 보정값을 출력하는 카운터(250)와, 직류 임피던스 매칭에 의한 전류 제어값(DCV)과 상기 카운터(250)의 카운팅에 의한 전류값(SRV)을 가감산하는 덧셈기(260)와, 에지 펄스(SEL)에 따라 직류 임피던스 매칭에 의한 전류 제어값(DCV)과 덧셈기(260)의 출력 전류값(ADV)중 하나를 선택하여 전류 제어값(CCV)을 상기 출력 드라이버(210)에 출력하는 슬류 레이트 보상부(270)으로 구성한다.
출력 드라이버(210)는 엔모스 트랜지스터(NM1)와 제한 저항(R1)으로 종래 회로와 동일하게 구성한다.
상기 신호 센싱부(220)는 기준 신호(Vref)를 반전 입력 단자에 인가받고 검출 전압(Vs)을 비반전 입력 단자에 인가받아 그 차값을 출력하는 차동 증폭기로 구성한다.
상기 슬류 레이트 보상부(270)는 에지 부분의 클럭(SEL)에 따라 에지 부분에서는 덧셈기(260)의 출력값(ADV)을 선택하고 에지 부분이외에서는 직류 매칭에 의한 전류 제어값(DCV)을 선택하는 멀티플렉서(271)와, 출력 데이터 클럭(OCLK)와 상기 멀티플렉서(271)의 출력 신호를 논리곱하여 전류 제어값(CCV)을 출력 드라이버(210)에 입력시키는 앤드 게이트(272)로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
본 발명에 적용된 클럭(CLK)의 듀티비는 '50%'이다.
본 발명에서 직류 임피던스 매치에 의한 전류 제어값은 종래 기술과 동일한 방법으로 얻으며 이 전류 제어값(DCV)은 멀티플렉서(271)와 덧셈기(260)로 입력된다.
초기에 카운터(250)의 출력값(SRV)은 '0'이어서 클럭(CLK)의 에지때와 그 에지 이후에 출력 드라이버(210)의 엔모스 트랜지스터(NM1)를 통해 흐르는 전류( IOL )는 동일하다.
따라서, 출력 드라이버(210)에서 외부의 직류 임피던스에 매칭되고 교류 특성의 슬류 레이트가 맞는 출력 신호( VOL )가 출력된다.
만일, 클럭의 상승 에지와 하강 에지의 슬류 레이트가 맞지 않으면 출력 드라이버(210)의 출력 전압( VOL )의 듀티 싸이클이 깨어진다.
이때, 신호 센싱부(220)는 출력 드라이버(210)의 출력 전압( VOL =Vs)과 기준 신호(Vref)을 차동 증폭하여 듀티 싸이클이 깨어진 클럭을 출력하며 이 클럭을 입력받은 듀티 싸이클 검출부(230)는 슬류 레이트의 에러량을 검출하여 제어부(240)에 출력한다.
이에 따라, 제어부(240)는 슬류 레이트의 에러량을 보정하는 방향으로 업 또는 다운 카운팅을 수행하도록 카운터(250)를 제어한다.
이때, 카운터(250)는 제어부(240)에 제어에 의해 슬류 레이트를 보정하는 방향으로 카운팅을 수행하여 그 카운팅에 따른 전류 보정값(SRV)을 저장한 후 덧셈기(260)로 출력한다.
이에 따라, 덧셈기(260)는 직류 임피던스 매칭에 의한 전류 제어값(DCV)에 슬류 레이트 보정을 위한 전류 보정값(SRV)을 가감산하여 슬류 레이트 보정부(270)에 출력한다.
이때, 슬류 레이트 보정부(270)는 멀티플렉서(CLK)가 도5 (d)와 같은 펄스(SEL)에 의해 에지 부분에서는 덧셈기(260)의 출력값(ADV)을 선택하고 에지 부분 이외의 부분에서는 직류 임피던스 매칭에 의한 전류 제어값(DCV)을 선택하게 된다.
이에 따라, 앤드 게이트(272)가 출력 데이터를 위한 클럭의 하이 구간에서 멀티플렉서(271)의 출력 신호를 출력 드라이버(210)으로 인가한다.
따라서, 출력 드라이버(210)는 엔모스 트랜지스터(NM1)에 흐르는 전류( IOL )의 량이 슬류 레이트 보정부(270)에서 인가되는 전류 제어값(CCV)에 의해 조절되어 출력 전압( VOL )의 슬류 레이트가 올바른 상태가 된다.
상기와 같은 동작은 도5 의 타이밍도와 같이, 출력 드라이버(210)의 출력 전압( VOL =Vs)이 도5 (b)와 같은 경우 도5 (e)와 같은 전류 제어값(CCV)이 상기 출력 드라이버(210)에 입력되어 슬류 레이트의 에러를 보정한다.
상기에서 출력 드라이버(210)가 오픈-드레인 방식으로 구성되어 있으므로 클럭의 하강 에지를 조절하는 것에 슬류 레이트를 조정한다.
그러나, 슬류 레이트 보정부(270)에서 출력되는 전류 제어값(CCV)을 계속 사용하는 직류 임피던스 매칭이 깨어진다.
따라서, 신호 보정부(270)는 멀티플렉서(271)이 클럭의 에지 부분에서만 슬류 레이트의 에러에 따른 덧셈기(260)의 출력값(ADV)을 선택하고 클럭의 에지 이외의 부분에서는 직류 임피던스 매칭에 의한 전류 제어값(DCV)을 선택하여 직류 임피던스 매칭을 보장하는 것이다.
즉, 도5 (e)에서 클럭의 에지에서는 짤은 구간의 신호가 선택되고 에지 이외의 부분에서는 긴 구간의 신호가 선택되는 것이다.
상기에서 상세히 설명한 바와 같이 본 발명은 유동적인 부하에 대해 슬류 레이트의 에러를 검출하여 보정함으로써 출력 신호에 대해 최대의 셋업/홀드 타임을 보장하여 안정된 동작이 가능하도록 하는 효과가 있다.

Claims (6)

  1. 출력 전압의 직류 임피던스 매칭을 시키는 출력 드라이버에 있어서, 상기 출력 드라이버의 출력 전압의 듀티 싸이클을 검출하여 슬류 레이트 에러를 검출하는 검출 수단과, 이 검출 수단에서 검출한 슬류 레이트의 에러량을 보정하기 위한 전류 제어값을 출력하는 제어 수단과, 직류 임피던스에 의한 전류 제어값에 상기 제어 수단에서 출력하는 전류 보정값을 가감산하는 덧셈 수단과, 클럭의 에지 부분에서만 상기 덧셈 수단의 출력값을 선택하고 에지 이외의 부분에서는 직류 임피던스 매칭에 의한 전류 제어값을 선택하여 상기 출력 드라이버의 전류 흐름을 조절하는 슬류 레이트 보정 수단으로 구성함을 특징으로 하는 슬류 레이트 제어 회로.
  2. 제1항에 있어서, 검출 수단은 출력 전압의 듀티 싸이클을 검출하는 신호 센싱부와, 상기에서 검출된 듀티 싸이클로부터 슬류 레이트 에러를 검출하는 슬류 레이트 검출부로 구성함을 특징으로 하는 슬류 레이트 제어 회로.
  3. 제2항에 있어서, 신호 센싱부는 출력 드라이버의 출력 전압과 기준 신호를 차동 증폭하여 듀티 싸이클을 출력하는 차동 증폭기로 구성함을 특징으로 하는 슬류 레이트 제어 회로.
  4. 제1항에 있어서, 제어 수단은 슬류 레이터의 에러를 보정하는 방향으로 카운팅을 수행하고 그 카운팅에 해당하는 전류 제어값을 출력하는 카운터를 포함하여 구성함을 특징으로 하는 슬류 레이트 제어 회로.
  5. 제1항에 있어서, 슬류 레이트 보상 수단은 클럭에 따라 덧셈 수단의 출력값과 직류 임피던스 매칭에 의한 전류 제어값중 하나를 선택하는 멀티플렉서와, 출력 데이터 클럭와 상기 멀티플렉서의 출력 신호를 논리곱하여 전류 제어값을 출력 드라이버에 입력시키는 앤드 게이트로 구성함을 특징으로 하는 슬류 레이트 제어 회로.
  6. 제5항에 있어서, 출력 데이터 클럭은 듀티비 '50%'의 신호임을 특징으로 하는 슬류 레이트 제어 회로.
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