JP2007093290A

JP2007093290A - 電流検出回路

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Publication number: JP2007093290A
Application number: JP2005280519A
Authority: JP
Inventors: Atsuya Ushida; 敦也牛田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-09-27
Filing date: 2005-09-27
Publication date: 2007-04-12
Anticipated expiration: 2025-09-27
Also published as: JP4610453B2

Abstract

【課題】検出抵抗による電圧により、センスＭＯＳＦＥＴの検出電流とＭＯＳＦＥＴの主電流の比がセル比に対応した割合と成らず、特にゲート−ソース電圧が小さい領域において電流検出の誤差が発生する問題があった。
【解決手段】ＭＯＳＦＥＴのゲートのみに第１抵抗を接続する。これにより、第１抵抗とＭＯＳＦＥＴのゲート−ソース間容量の時定数によりＭＯＳＦＥＴのゲート電圧の立ち上がりがセンスＭＯＳＦＥＴのゲート電圧の立ち上がりより遅くなる。従って、センスＭＯＳＦＥＴの検出電圧が基準値に達した時点において、ＭＯＳＦＥＴの主電流は必要以上に多く流れることはなく、検出誤差を小さくできる。
【選択図】図１

Description

本発明は、絶縁ゲート型半導体素子の電流検出回路に係り、特に検出電流の誤差を少なくする電流検出回路に関する。

図５は、電流検出回路の一例を示す回路図である。

パワーＭＯＳＦＥＴ２１とセンスＭＯＳＦＥＴ２２のドレイン端子はともにバッテリー電源ＶＢである直流電源に、ゲートはともに駆動回路２４に接続されている。パワーＭＯＳＦＥＴ２１のソース端子はモータＭに、センスＭＯＳＦＥＴ２２のソース端子は電流検出抵抗Ｒｓに接続され、電流検出抵抗Ｒｓの他端はモータＭに接続され、負荷であるモータＭに流れる電流の一部がセンスＭＯＳＦＥＴ２２に分流されるようになっている。

センスＭＯＳＦＥＴ２２に流れる電流は電流検出抵抗Ｒｓによって電圧に変換され、その電圧は演算増幅器ＣＰの一方の入力端子に入力され、その他方の入力端子に入力される規準電圧Ｖｒｅｆと比較される。演算増幅器ＣＰの出力は駆動回路２４に帰還され、これにより、パワーＭＯＳＦＥＴ２１やモータＭに過電流が流れるのを防止できるように構成されている（例えば特許文献１参照）。
特開２００３−２７０２７５号公報

図５の如き電流検出回路は、主電流が流れるパワーＭＯＳＦＥＴ２１と検出電流が流れるセンスＭＯＳＦＥＴ２２は、例えば同一半導体チップに設けられたＭＯＳＦＥＴであり、それぞれのユニットセルがＷ：１（例えば１０００：１）となるように分割され並列接続されている。２つのＭＯＳＦＥＴ２１、２２はゲートに入力信号が印加されるとユニットセルの分割比に応じた電流が流れる。そして、電流検出抵抗Ｒｓにより検出電流が電圧に変換され、センスＭＯＳＦＥＴ２２に接続する比較回路などにより基準電圧と比較される。

しかしこのような構成の場合、電流検出抵抗Ｒｓを流れる検出電流により電圧Ｖｓが生じる。従って、主電流が流れるパワーＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓ１と、センスＭＯＳＦＥＴ２２のゲート−ソース間電圧Ｖｇｓ２は以下の式で示す関係となる。

Ｖｇｓ１＝Ｖｇｓ２＋Ｖｓ
このためセンスＭＯＳＦＥＴ２２に実際に流れる検出電流は、パワーＭＯＳＦＥＴ２１とセンスＭＯＳＦＥＴ２２のユニットセルの分割比（１０００：１）によらなくなり、検出電流の誤差が生じる。

例えば上記の回路では、検出電流がある基準値に達した場合に、パワーＭＯＳＦＥＴＱ２１のゲートをオフして過電流を保護する回路となっている。しかしセンスＭＯＳＦＥＴ２２のゲート−ソース間電圧Ｖｇｓ２は、パワーＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓ１より小さいため、検出電流の誤差はパワーＭＯＳＦＥＴ２１に基準値以上の主電流を流すこととなり、過電流が正確に検出されない問題がある。

本発明は上記の課題に鑑みてなされ、第１に、電源に直列に接続し主電流が流れる第１トランジスタと、前記主電流に応じた検出電流が流れる第２トランジスタと、前記第１トランジスタのゲートに接続する第１抵抗と、前記第２トランジスタのソースに接続する第２抵抗と、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続する入力端子と、を具備し、前記検出電流に基づき前記第１トランジスタに流れる前記主電流を制御することにより解決するものである。

また、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続する第３抵抗を有することを特徴とするものである。

また、前記第１抵抗は前記第３抵抗より小さいことを特徴とするものである。

また、前記第２抵抗により前記検出電流を検出電圧に変換し、前記第２トランジスタのドレインに接続する比較回路により基準電圧と前記検出電圧を比較し、前記第１トランジスタのゲートを制御することを特徴とするものである。

また、前記検出電流は前記主電流に比べて十分小さいことを特徴とするものである。

また、前記第１トランジスタおよび前記第２トランジスタは絶縁ゲート型半導体素子であることを特徴とするものである。

本発明によれば、主電流が流れるＭＯＳＦＥＴのゲートにのみ第１抵抗を接続する。これにより、ＭＯＳＦＥＴのゲート−ソース間容量と第１抵抗の時定数により、ＭＯＳＦＥＴのゲート電圧の立ち上がりをセンスＭＯＳＦＥＴのゲート電圧の立ち上がりに対して遅延させることができる。

これにより、検出抵抗により生じる電圧Ｖｓに相当する検出誤差を小さくでき、ゲート−ソース間電圧Ｖｇｓが小さい領域においても、電流検出の誤差を小さくすることができる。

本発明の実施の形態を図１から図４を参照して詳細に説明する。

図1を参照して本実施形態の電流検出回路を説明する。図１（Ａ）は電流検出回路の等価回路図であり、図１（Ｂ）は電流検出回路の一例である。第１トランジスタ１１と、第２トランジスタ１２と、第１抵抗１３と、第２抵抗１４と、入力端子１５とを具備する。

第１トランジスタは、主電流が流れるＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）１１である。第２トランジスタは、例えばＭＯＳＦＥＴと同一半導体チップ上に設けられたセンスＭＯＳＦＥＴ１２である。ＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２は、ユニットセルがＷ：１（例えば１０００：１）となるように分割され並列接続される。すなわち、センスＭＯＳＦＥＴ１２には、ＭＯＳＦＥＴ１１を流れる主電流のＷ分の１の検出電流が流れる。

ＭＯＳＦＥＴ１１のドレインはセンスＭＯＳＦＥＴ１２のドレインと接続する。ＭＯＳＦＥＴ１１のソースは接地され、センスＭＯＳＦＥＴ１２のソースは第２抵抗１４を介して接地される。また、ＭＯＳＦＥＴ１１のゲートとセンスＭＯＳＦＥＴ１２のゲートは共通の入力端子１５に接続する。

また、図１（Ｂ）の如く、入力端子１５とＭＯＳＦＥＴ１１のゲート間には第１抵抗１３が接続する。第１抵抗１３は、ＭＯＳＦＥＴ１１のゲート電圧の立ち上がりの時間を遅延させる（ターンオン遅延時間を長くする）ために設けられる。

ＭＯＳＦＥＴ１１の一端（ドレイン）は、例えばソレノイドのような負荷に接続する。そして、その負荷がショート、もしくは異常の場合にセンスＭＯＳＦＥＴ１２によってＭＯＳＦＥＴ１１に流れる過電流を保護する。

センスＭＯＳＦＥＴ１２のソースに接続する第２抵抗１４は検出抵抗であり、センスＭＯＳＦＥＴ１２を流れる検出電流を電圧に変換する。

また、入力端子１５と接続点ＣＰ２（すなわちＭＯＳＦＥＴ１１のゲートとセンスＭＯＳＦＥＴ１２のゲート）間には第３抵抗１６が接続される。接続点ＣＰ２は例えばＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のゲートを制御するゲート制御回路（不図示）に接続している。第３抵抗１６もゲート制御回路の一部であり、ＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のゲートをコントロールする際、ゲートを入力端子１５と分離するために用いられる。

つまり、第３抵抗１６はＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のそれぞれのゲートに接続するが、第１抵抗１３はセンスＭＯＳＦＥＴ１２には接続せず、ＭＯＳＦＥＴ１１のゲートのみに接続する。

第３抵抗１６は例えば１０ＫΩの抵抗値を有し、第１抵抗１３の抵抗値は第３抵抗１６より小さく例えば１ＫΩ程度である。なお、ゲート制御回路の構成によっては、第３抵抗１６は設けなくても良い。

また、図では検出電圧を基準電圧Ｖｒｅｆと比較する比較回路１７を示したが、基準電圧Ｖｒｅｆとの比較は図示の構成に限らない。

ゲート制御回路に接続する入力端子１５から、ＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のゲートにゲート信号Ｇ（例えば“Ｈ”レベル）が印加され、ＭＯＳＦＥＴ１１には主電流が流れる。また、センスＭＯＳＦＥＴ１２には、主電流のＷ分の１の検出電流が流れる。

検出電流は、検出抵抗１４の抵抗値に応じて検出電圧Ｖｓに変換され、接続点ＣＰ１に接続する例えば比較回路１７に入力される。

正常な起動時はセンスＭＯＳＦＥＴ１２ドレイン−ソース間に流れる検出電流Ｉｄ２は少なく、接続点ＣＰ１に出力される検出電圧Ｖｓは小さい。比較回路１７は内蔵の基準電圧Ｖｒｅｆと、入力された検出電圧を比較する。

ＭＯＳＦＥＴ１１に何らかの原因により大電流が流れると、検出電流Ｉｄ２も大きくなり、検出電流Ｖｓが大きくなる。比較回路１７は、前述のゲート制御回路などに接続しており、入力された検出電圧が基準電圧Ｖｒｅｆを超えた時点で、所定のゲート信号Ｇ（例えば“Ｌ”レベル）を接続点ＣＰ２に出力する。これにより、ＭＯＳＦＥＴ１１およびセンスＭＯＳＦＥＴ１２のゲートが制御される。ＭＯＳＦＥＴ１１はゲート信号Ｇによってオフされ、過電流から保護される。

本実施形態では、ＭＯＳＦＥＴ１１のゲートに第１抵抗１３が接続している。従って、ゲート信号Ｇ（“Ｈ”レベル）の印加によるＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１とセンスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２の立ち上がりのタイミングにずれが生じる。

すなわち、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１の立ち上がりが、センスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２より遅れて立ち上がる。

図１の回路では、検出抵抗１４によって、ＭＯＳＦＥＴ１１のゲート−ソース間電圧Ｖｇｓ１と、センスＭＯＳＦＥＴ１２のゲート−ソース間電圧Ｖｇｓ２は、以下の関係が成り立つ。

Ｖｇｓ１＝Ｖｇｓ２＋Ｖｓ
つまり、常に、Ｖｇｓ１とＶｇｓ２には、検出電圧（検出抵抗１４による電圧）Ｖｓ分の誤差が生じている。従って、主電流と検出電流の比が正確にＷ：１になってはいない。

ＭＯＳＦＥＴの特性として、特に、ゲート−ソース間電圧Ｖｇｓの小さい領域（例えば閾値電圧よりわずかに大きい電圧の領域）においては、ゲート−ソース間電圧Ｖｇｓの違いによるオン抵抗の差が大きくなる。これはつまり流すことが可能なドレイン電流Ｉｄの差が大きくなるということである。

従って、このような範囲においては電圧Ｖｓに相当する誤差が検出誤差として大きく影響する。

しかし、本実施形態によれば、第１抵抗１３によってＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１の立ち上がりをセンスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２の立ち上がりより遅らせる（ターンオン遅延時間を延ばす）ことにより、ゲート−ソース間電圧Ｖｇｓの小さい領域においても、検出誤差を少なくすることができる。以下、これについて説明する。

図２は、従来の回路と本実施形態の回路において、ＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴを抜き出した等価回路図である。ＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴのゲート−ソース間容量Ｃｇｓをそれぞれ容量Ｃ１、Ｃ２とみなし、それぞれのゲートに印加されるゲート電圧との関係を示した。図２（Ａ）が従来の回路図であり、図２（Ｂ）が本実施形態の回路図である。

図２（Ａ）の如く、従来の回路図では容量Ｃ１、容量Ｃ２の一端に等しいゲート電圧Ｖｇが印加されている。

一方図２（Ｂ）の如く本実施形態では、容量Ｃ１の一端にのみ、第１抵抗１３が接続されている。つまり、あるタイミングにおいて容量Ｃ２の一端には図２（Ａ）のゲート電圧Ｖｇと同等のゲート電圧Ｖｇ２が印加されるが、容量Ｃ１に印加されるゲート電圧Ｖｇ１は、第１抵抗１３によってゲート電圧Ｖｇ２より低くなる。つまり、センスＭＯＳＦＥＴ１２のゲートが閾値電圧に達する時間に比べて、ＭＯＳＦＥＴ１１が閾値電圧に達する時間は遅延する。

この遅延時間（ターンオン遅延時間）は、ＭＯＳＦＥＴではゲート信号の入力インピーダンスと、ゲート−ソース間容量Ｃｇｓとの積（時定数）に比例する。つまり、容量Ｃ２（センスＭＯＳＦＥＴ１２）側に比べて、容量Ｃ１（ＭＯＳＦＥＴ１１）側は、第１抵抗１３と容量Ｃ１の時定数に比例したターンオン遅延時間が発生する。

つまり、ＭＯＳＦＥＴ１１のターンオンが遅延した分、センスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２が先行して基準電圧Ｖｒｅｆに達する。従って、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１が基準電圧Ｖｒｅｆに達する以前に主電流を制御することができる。つまり、検出抵抗１４による電圧Ｖｓが発生しても、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１は基準電圧Ｖｒｅｆ以下で制御されるので、必要以上に主電流が流れることはない。

図３および図４は、本実施形態と従来の回路を比較したシミュレーション結果である。図３がゲート電圧Ｖｇ（Ｖｇ１、Ｖｇ２）と主電流Ｉｄを比較した図であり、図４がＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴのそれぞれのゲート−ソース間電圧Ｖｇｓ１とＶｇｓ２を比較した図である。各図とも（Ａ）が従来の回路であり、（Ｂ）が本実施形態の回路である。また、それぞれの図において、ＭＯＳＦＥＴ１１の波形を実線で示し、センスＭＯＳＦＥＴ１２の波形を破線で示す。また、主電流Ｉｄは一点鎖線で示す。

従来の回路では、図３（Ａ）の如くＭＯＳＦＥＴ２１およびセンスＭＯＳＦＥＴ２２には同じゲート電圧Ｖｇが印加され、ゲート電圧Ｖｇは同じ波形を示す。尚、検出電圧Vsは細線で示した。

一方本実施形態では、図３（Ｂ）の如く、センスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２が先行して印加される（破線）。そしてＭＯＳＦＥＴ１１に印加されるゲート電圧Ｖｇ１は、第１抵抗１３とＭＯＳＦＥＴ１１のゲート−ソース間容量の時定数によりゲート電圧Ｖｇ２より遅延する（実線）。

そして、センスＭＯＳＦＥＴ１２が基準電圧Ｖｒｅｆに達した時点で、ＭＯＳＦＥＴ１１に所定のゲート信号（“Ｌ”レベル）が印加され、主電流Ｉｄが制御される。ＭＯＳＦＥＴ１１は、ターンオンが遅延した分、ゲート電圧Ｖｇ１がセンスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２より低い状態でオフされる。従って、ＭＯＳＦＥＴ１１を流れる主電流Ｉｄ（一点鎖線）を従来（図３（Ａ））と比較して低減することができる。

図４では、ＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓ１（実線）と、センスＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓ２（破線）を示しており、これらの差が検出抵抗１４による電圧Ｖｓとなる。つまり、本実施形態では、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１の立ち上がりが遅延した分、電圧Ｖｓに相当する誤差を小さくすることができ、検出誤差を少なくできる。

このように、本実施形態では主電流Ｉｄが必要以上に流れる以前に検出電圧Ｖｓが基準電圧Ｖｒｅｆに達し、ＭＯＳＦＥＴ１１のゲートを制御することができる。従って、主電流Ｉｄの過電流保護の誤差を小さくすることができる。

本発明の電流検出回路のブロック図である。本発明および従来の電流検出回路を説明する等価回路図である。本発明の電流検出回路を説明する波形図である。本発明の電流検出回路を説明する波形図である。従来の電流検出回路のブロック図である。

符号の説明

１１ＭＯＳＦＥＴ
１２センスＭＯＳＦＥＴ
１３第１抵抗
１４検出抵抗（第２抵抗）
１５入力端子
１６第３抵抗
１７比較回路
２１ＭＯＳＦＥＴ
２２センスＭＯＳＦＥＴ
２４駆動回路

Claims

電源に直列に接続し主電流が流れる第１トランジスタと、
前記主電流に応じた検出電流が流れる第２トランジスタと、
前記第１トランジスタのゲートに接続する第１抵抗と、
前記第２トランジスタのソースに接続する第２抵抗と、
前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続する入力端子と、を具備し、
前記検出電流に基づき前記第１トランジスタに流れる前記主電流を制御することを特徴とする電流検出回路。
前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続する第３抵抗を有することを特徴とする請求項１に記載の電流検出回路。
前記第１抵抗は前記第３抵抗より小さいことを特徴とする請求項２に記載の電流検出回路。
前記第２抵抗により前記検出電流を検出電圧に変換し、前記第２トランジスタのドレインに接続する比較回路により基準電圧と前記検出電圧を比較し、前記第１トランジスタのゲートを制御することを特徴とする請求項１に記載の電流検出回路。
前記検出電流は前記主電流に比べて十分小さいことを特徴とする請求項１に記載の電流検出回路。
前記第１トランジスタおよび前記第２トランジスタは絶縁ゲート型半導体素子であることを特徴とする請求項１に記載の電流検出回路。