JP5003105B2 - 電流制限回路 - Google Patents
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Description
図4において、IGBT41のエミッタはGNDに接続されるとともに、IGBT41のエミッタは分流され、その分流端子はコンパレータ43の+端子に接続されるとともに、抵抗42を介してGNDに接続されている。
また、IGBT41のゲートはMOS−FET45、46のドレインに接続され、MOS−FET45、46のソースはGNDに接続されるとともに、MOS−FET46のゲートは抵抗50を介してGNDに接続されている。
また、MOS−FET48のドレインはMOS−FET45のドレインに接続され、MOS−FET48のソースは電源Vccに接続され、MOS−FET48のゲートはMOS−FET45のゲートおよびプリドライバ49に接続されている。
そして、IGBT41のエミッタ電流は分流されてコンパレータ43に入力され、コンパレータ43にてセンス電圧が検出されるとともに、そのセンス電圧は基準電圧Vrefと比較される。そして、センス電圧が基準電圧Vrefより大きい場合、MOS−FET47を介してMOS−FET46がコンパレータ43にて半オンされ、IGBT41のゲートの電荷が引き抜かれることで、IGBT41の主電流が制限される。
さらに、従来のIGBTの主電流の制限方法では、回路構成上発振しやすくなるため、コンパレータ43のゲインを制限する必要があり、センス電圧の検出精度が悪いという問題があった。
そこで、本発明の目的は、個々の構成素子の値のばらつきがある場合においても、IGBTの電流制限を精度よく安定的に行うことが可能な電流制限回路を提供することである。
また、請求項3記載の電流制限回路によれば、前記定電流源はMOS−FETのカレントミラーにて構成されていることを特徴とする。
また、請求項4記載の電流制限回路によれば、前記カレントミラーの基準電流の温度特性が−1000ppm/℃以上、+1000ppm/℃以下であることを特徴とする。
また、請求項5記載の電流制限回路によれば、前記定電流源はデプレッションMOS−FETのゲートとソース間のショート構成であることを特徴とする。
また、請求項6記載の電流制限回路によれば、前記IGBT、スイッチング素子、定電流源およびコンパレータは同一半導体基板上に形成されていることを特徴とする。
図1は、本発明の第1実施形態に係る電流制限回路の概略構成を示す回路図である。
図1において、IGBT11のエミッタはGNDに接続されるとともに、IGBT11のエミッタは分流され、その分流端子はコンパレータ13の+端子に接続されるとともに、抵抗12を介してGNDに接続されている。
また、コンパレータ13の−端子には基準電圧Vrefを発生させる基準電圧源14が接続され、コンパレータ13の出力はMOS−FET15のゲートに接続されている。
なお、IGBT11、MOS−FET15、17、定電流源16およびコンパレータ13などの構成要素は同一半導体基板上に形成することができる。これらの構成要素を同一半導体チップ上に形成することにより、配線が省略でき、実装面積を小さくすることができる。
そして、IGBT11のエミッタ電流は分流されてコンパレータ13に入力され、コンパレータ13にてセンス電圧が検出されるとともに、そのセンス電圧は基準電圧Vrefと比較される。そして、センス電圧が基準電圧Vrefより大きい場合、MOS−FET15がコンパレータ13にてオンされ、定電流源16にてシンク側電流I1 が定電流化されながら、IGBT11のゲートの電荷を引き抜くことで、IGBT11の主電流を制限することができる。
なお、インバータなどの電力変換装置においては、2つのIGBTを直列接続し、この直列回路を直流電源に接続して用いている。このような場合についても、同様の回路を適用することができる。このとき、高電位側(直流電源の正極側)のIGBTに用いる電流制限回路は、上記の例でGNDに接続した箇所を、高電位側IGBTの制御回路の基準電位に接続する構成とすればよい。
図2において、MOS−FET15のソースは定電流源16を介してGNDに接続されるとともに、ドレインMOS−FET18のドレインは定電流源20を介してMOS−FET15のドレインに接続されている。
なお、ソース側電流I2 よりシンク側電流I1 が大きくなるように定電流源16、20を構成し、IGBT11のゲート電位を低下させながら、IGBT11の電流制限を施すようにしてもよい。
図3において、MOS−FET25のドレインは、基準電流を発生させる基準電流源24を介してMOS−FET28〜30のソースに接続されるとともに、MOS−FET23、26、27のゲートに接続され、さらにMOS−FET25のドレインに接続されている。なお、カレントミラーの基準電流の温度特性はほとんどないようにすることが好ましく、カレントミラーの基準電流の温度特性は−1000ppm/℃以上、+1000ppm/℃以下であることが好ましい。
12 抵抗
13 コンパレータ
14 基準電圧源
15、17、18、23、25、26〜30 MOS−FET
16、20、24 定電流源
19 プリドライバ
24 基準電流源
Claims (6)
- 電源とグラウンドとの間に直列に接続されかつプリドライバからの信号がゲートに入力される2つのMOSトランジスタと、
これら2つのMOSトランジスタどうしの接続点がゲートに接続されるIGBTと、
前記2つのMOSトランジスタとは別に、前記IGBTのゲートの電荷が引き抜かれるように前記IGBTのゲート端子に接続された主電流制限用のスイッチング素子と、
前記主電流制限用のスイッチング素子のソース側またはドレイン側のいずれか少なくとも一方に接続された定電流源と、
前記IGBTの主電流に比例したセンス電圧と基準電圧との比較結果に基づいて、前記主電流制限用のスイッチング素子をオンさせるコンパレータとを備えることを特徴とする電流制限回路。 - 前記2つのMOSトランジスタのうちの前記電源側のMOSトンラジスタを流れるソース側電流が前記主電流制限用のスイッチング素子を流れるシンク側電流よりも小さいことを特徴とする請求項1記載の電流制限回路。
- 前記定電流源はMOS−FETのカレントミラーにて構成されていることを特徴とする請求項1または2記載の電流制限回路。
- 前記カレントミラーの基準電流の温度特性が−1000ppm/℃以上、+1000ppm/℃以下であることを特徴とする請求項3記載の電流制限回路。
- 前記定電流源はデプレッションMOS−FETのゲートとソース間のショート構成であることを特徴とする請求項1または2記載の電流制限回路。
- 前記IGBT、スイッチング素子、定電流源およびコンパレータは同一半導体基板上に形成されていることを特徴とする請求項1から5のいずれか1項記載の電流制限回路。
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