JP5003105B2 - 電流制限回路 - Google Patents

Description

本発明は電流制限回路に関し、特に、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のゲートの電荷を引き抜くことで、ＩＧＢＴの主電流を制限する方法に適用して好適なものである。

従来の電流制限回路では、ＩＧＢＴの主電流に比例した電圧（以下、センス電圧と言う）を検出してＩＧＢＴの主電流を制限するために、ＩＧＢＴのゲート端子とＧＮＤ端子との間にＭＯＳ−ＦＥＴを挿入し、ＩＧＢＴの主電流に比例したセンス電圧と基準電圧とを比較し、センス電圧が基準電圧より大きい場合にＭＯＳ−ＦＥＴを半オンすることにより、ＩＧＢＴのゲートの電荷を引き抜く方法がある。

図４は、従来の電流制限回路の概略構成を示す回路図である。
図４において、ＩＧＢＴ４１のエミッタはＧＮＤに接続されるとともに、ＩＧＢＴ４１のエミッタは分流され、その分流端子はコンパレータ４３の＋端子に接続されるとともに、抵抗４２を介してＧＮＤに接続されている。
また、ＩＧＢＴ４１のゲートはＭＯＳ−ＦＥＴ４５、４６のドレインに接続され、ＭＯＳ−ＦＥＴ４５、４６のソースはＧＮＤに接続されるとともに、ＭＯＳ−ＦＥＴ４６のゲートは抵抗５０を介してＧＮＤに接続されている。

また、コンパレータ４３の−端子には基準電圧Ｖｒｅｆを発生させる基準電圧源４４が接続され、コンパレータ４３の出力はＭＯＳ−ＦＥＴ４７のゲートに接続され、ＭＯＳ−ＦＥＴ４７のドレインは電源Ｖｃｃに接続され、ＭＯＳ−ＦＥＴ４７のソースは抵抗５０を介してＧＮＤに接続されている。
また、ＭＯＳ−ＦＥＴ４８のドレインはＭＯＳ−ＦＥＴ４５のドレインに接続され、ＭＯＳ−ＦＥＴ４８のソースは電源Ｖｃｃに接続され、ＭＯＳ−ＦＥＴ４８のゲートはＭＯＳ−ＦＥＴ４５のゲートおよびプリドライバ４９に接続されている。

そして、プリドライバ４９から出力された信号はＭＯＳ−ＦＥＴ４５、４８のゲートに入力され、ＭＯＳ−ＦＥＴ４５、４８のドレインからは出力信号ＯＵＴがＩＧＢＴ４１のゲートに入力される。
そして、ＩＧＢＴ４１のエミッタ電流は分流されてコンパレータ４３に入力され、コンパレータ４３にてセンス電圧が検出されるとともに、そのセンス電圧は基準電圧Ｖｒｅｆと比較される。そして、センス電圧が基準電圧Ｖｒｅｆより大きい場合、ＭＯＳ−ＦＥＴ４７を介してＭＯＳ−ＦＥＴ４６がコンパレータ４３にて半オンされ、ＩＧＢＴ４１のゲートの電荷が引き抜かれることで、ＩＧＢＴ４１の主電流が制限される。

また、例えば、特許文献１には、ＩＧＢＴ素子における主電流に対するセンス電流の分流率や電流検出抵抗の抵抗値のばらつきに起因した過電流判定値のばらつきを補正して正しい過電流判定を実現するために、調整抵抗を調整することにより、過電流判定基準電源の基準電圧の値を主電流が過電流状態に達したときの節点電圧の値に設定する方法が開示されている。

また、例えば、特許文献２には、絶縁ゲート型半導体装置の過電流制限回路において、電流制限値を安定させるために、負荷の電流を制御する主ＭＯＳＦＥＴ１のドレイン電圧が抵抗Ｒ１、Ｒ２にて分圧され、その中間電圧が定電流用ＭＯＳＦＥＴのゲートに接続され、定電流素子と抵抗Ｒ３との間の電圧がゲート電圧制限用ＭＯＳＦＥＴのゲートに与えられるようにする方法が開示されている。
特開２００１−１９７７２３号公報 特開平１１−１８２８９号公報

しかしながら、従来のＩＧＢＴ４１の主電流の制限方法では、ソース側のＭＯＳ−ＦＥＴ４８のオン抵抗のばらつきと、シンク側のＭＯＳ−ＦＥＴ４５のオン抵抗のばらつきによって、センス電圧が変動するとともに、プリドライバ４９を構成する前段のＭＯＳ−ＦＥＴに接続される抵抗の値のばらつきの影響を受けるという問題があった。
さらに、従来のＩＧＢＴの主電流の制限方法では、回路構成上発振しやすくなるため、コンパレータ４３のゲインを制限する必要があり、センス電圧の検出精度が悪いという問題があった。
そこで、本発明の目的は、個々の構成素子の値のばらつきがある場合においても、ＩＧＢＴの電流制限を精度よく安定的に行うことが可能な電流制限回路を提供することである。

上述した課題を解決するために、請求項１記載の電流制限回路によれば、電源とグラウンドとの間に直列に接続されかつプリドライバからの信号がゲートに入力される２つのＭＯＳトランジスタと、これら２つのＭＯＳトランジスタどうしの接続点がゲートに接続されるＩＧＢＴと、前記２つのＭＯＳトランジスタとは別に、前記ＩＧＢＴのゲート端子の電荷が引き抜かれるように前記ＩＧＢＴのゲートに接続された主電流制限用のスイッチング素子と、前記主電流制限用のスイッチング素子のソース側またはドレイン側のいずれか少なくとも一方に接続された定電流源と、前記ＩＧＢＴの主電流に比例したセンス電圧と基準電圧との比較結果に基づいて、前記主電流制限用のスイッチング素子をオンさせるコンパレータとを備えることを特徴とする。

また、請求項２記載の電流制限回路によれば、前記２つのＭＯＳトランジスタのうちの前記電源側のＭＯＳトンラジスタを流れるソース側電流が前記主電流制限用のスイッチング素子を流れるシンク側電流よりも小さいことを特徴とする。
また、請求項３記載の電流制限回路によれば、前記定電流源はＭＯＳ−ＦＥＴのカレントミラーにて構成されていることを特徴とする。
また、請求項４記載の電流制限回路によれば、前記カレントミラーの基準電流の温度特性が−１０００ｐｐｍ／℃以上、＋１０００ｐｐｍ／℃以下であることを特徴とする。
また、請求項５記載の電流制限回路によれば、前記定電流源はデプレッションＭＯＳ−ＦＥＴのゲートとソース間のショート構成であることを特徴とする。
また、請求項６記載の電流制限回路によれば、前記ＩＧＢＴ、スイッチング素子、定電流源およびコンパレータは同一半導体基板上に形成されていることを特徴とする。

以上説明したように、本発明によれば、ＩＧＢＴのゲートの電荷を引き抜くためのスイッチング素子のソース側またはドレイン側に定電流源を接続することにより、電流制限回路を構成する個々の素子の値のばらつきがある場合においても、センス電圧が変動するのを抑えることが可能となるとともに、回路構成上発振し難くすることができ、ＩＧＢＴの電流制限を精度よく安定的に行うことが可能となる。

以下、本発明の実施形態に係る電流制限回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る電流制限回路の概略構成を示す回路図である。
図１において、ＩＧＢＴ１１のエミッタはＧＮＤに接続されるとともに、ＩＧＢＴ１１のエミッタは分流され、その分流端子はコンパレータ１３の＋端子に接続されるとともに、抵抗１２を介してＧＮＤに接続されている。

また、ＩＧＢＴ１１のゲートはＭＯＳ−ＦＥＴ１５、１７のドレインに接続され、ＭＯＳ−ＦＥＴ１７のソースはＧＮＤに接続され、ＭＯＳ−ＦＥＴ１５のソースは定電流源１７を介してＧＮＤに接続されている。なお、定電流源１６は、デプレッションＭＯＳ−ＦＥＴのゲートとソース間のショート構成とすることができる。
また、コンパレータ１３の−端子には基準電圧Ｖｒｅｆを発生させる基準電圧源１４が接続され、コンパレータ１３の出力はＭＯＳ−ＦＥＴ１５のゲートに接続されている。

また、ＭＯＳ−ＦＥＴ１８のドレインはＭＯＳ−ＦＥＴ１５のドレインに接続され、ＭＯＳ−ＦＥＴ１８のソースは電源Ｖｃｃに接続され、ＭＯＳ−ＦＥＴ１８のゲートはＭＯＳ−ＦＥＴ１７のゲートおよびプリドライバ１９に接続されている。
なお、ＩＧＢＴ１１、ＭＯＳ−ＦＥＴ１５、１７、定電流源１６およびコンパレータ１３などの構成要素は同一半導体基板上に形成することができる。これらの構成要素を同一半導体チップ上に形成することにより、配線が省略でき、実装面積を小さくすることができる。

そして、プリドライバ１９から出力された信号はＭＯＳ−ＦＥＴ１７、１８のゲートに入力され、ＭＯＳ−ＦＥＴ１５、１８のドレインからは出力信号ＯＵＴがＩＧＢＴ１１のゲートに入力される。
そして、ＩＧＢＴ１１のエミッタ電流は分流されてコンパレータ１３に入力され、コンパレータ１３にてセンス電圧が検出されるとともに、そのセンス電圧は基準電圧Ｖｒｅｆと比較される。そして、センス電圧が基準電圧Ｖｒｅｆより大きい場合、ＭＯＳ−ＦＥＴ１５がコンパレータ１３にてオンされ、定電流源１６にてシンク側電流Ｉ₁ が定電流化されながら、ＩＧＢＴ１１のゲートの電荷を引き抜くことで、ＩＧＢＴ１１の主電流を制限することができる。

これにより、ＩＧＢＴ１１のゲートの電荷を引き抜くためのＭＯＳ−ＦＥＴ１５のソース電流を定電流源１６を介して安定化させることができ、電流制限回路を構成する個々の素子の値のばらつきがある場合においても、センス電圧が変動するのを抑えることが可能となるとともに、回路構成上発振し難くすることができ、ＩＧＢＴ１１の電流制限を精度よく安定的に行うことが可能となる。
なお、インバータなどの電力変換装置においては、２つのＩＧＢＴを直列接続し、この直列回路を直流電源に接続して用いている。このような場合についても、同様の回路を適用することができる。このとき、高電位側（直流電源の正極側）のＩＧＢＴに用いる電流制限回路は、上記の例でＧＮＤに接続した箇所を、高電位側ＩＧＢＴの制御回路の基準電位に接続する構成とすればよい。

図２は、本発明の第２実施形態に係る電流制限回路の概略構成を示す回路図である。なお、図２では、図１の構成と同一部分には同一の符号を付し、詳細な説明は省略する。
図２において、ＭＯＳ−ＦＥＴ１５のソースは定電流源１６を介してＧＮＤに接続されるとともに、ドレインＭＯＳ−ＦＥＴ１８のドレインは定電流源２０を介してＭＯＳ−ＦＥＴ１５のドレインに接続されている。

そして、ＩＧＢＴ１１のエミッタ電流は分流されてコンパレータ１３に入力され、コンパレータ１３にてセンス電圧が検出されるとともに、そのセンス電圧は基準電圧Ｖｒｅｆと比較される。そして、センス電圧が基準電圧Ｖｒｅｆより大きい場合、ＭＯＳ−ＦＥＴ１５がコンパレータ１３にてオンされ、定電流源１６にてシンク側電流Ｉ₁ が定電流化されるとともに、定電流源２０にてソース側電流Ｉ₂ が定電流化されながら、ＩＧＢＴ１１のゲートの電荷を引き抜くことで、ＩＧＢＴ１１の主電流を制限することができる。
なお、ソース側電流Ｉ₂ よりシンク側電流Ｉ₁ が大きくなるように定電流源１６、２０を構成し、ＩＧＢＴ１１のゲート電位を低下させながら、ＩＧＢＴ１１の電流制限を施すようにしてもよい。

図３は、本発明の第３実施形態に係る電流制限回路の定電流源をカレントミラーにて構成した場合を示す回路図である。
図３において、ＭＯＳ−ＦＥＴ２５のドレインは、基準電流を発生させる基準電流源２４を介してＭＯＳ−ＦＥＴ２８〜３０のソースに接続されるとともに、ＭＯＳ−ＦＥＴ２３、２６、２７のゲートに接続され、さらにＭＯＳ−ＦＥＴ２５のドレインに接続されている。なお、カレントミラーの基準電流の温度特性はほとんどないようにすることが好ましく、カレントミラーの基準電流の温度特性は−１０００ｐｐｍ／℃以上、＋１０００ｐｐｍ／℃以下であることが好ましい。

また、ＭＯＳ−ＦＥＴ２５のソースは、ＭＯＳ−ＦＥＴ２５〜２７のソースに接続され、ＭＯＳ−ＦＥＴ２６のドレインはＭＯＳ−ＦＥＴ２８〜３０のドレインに接続され、ＭＯＳ−ＦＥＴ２７のドレインはＭＯＳ−ＦＥ３０のドレインに接続されている。また、ＭＯＳ−ＦＥＴ２９、３０のゲートは互いに接続されるとともに、ＭＯＳ−ＦＥＴ２９のドレインに接続され、ＭＯＳ−ＦＥＴ２９、３０にてカレントミラーが構成されている。

そして、ＭＯＳ−ＦＥＴ２５のゲートには、制御信号Ｓ１が入力されるとともに、ＭＯＳ−ＦＥＴ２８のゲートには、制御信号Ｓ２が入力され、ＭＯＳ−ＦＥＴ２７、３０のドレインを介して出力を取り出すことにより、図１、２の定電流源１６、２０をカレントミラーにて構成することができる。なお、制御信号Ｓ１、Ｓ２にてＭＯＳ−ＦＥＴ２５、２８をオン／オフ制御させることにより、全体的な動作のバランスを取ることができる。

本発明の第１実施形態に係る電流制限回路の概略構成を示す回路図である。 本発明の第２実施形態に係る電流制限回路の概略構成を示す回路図である。 本発明の第３実施形態に係る電流制限回路の定電流源をカレントミラーにて構成した場合を示す回路図である。 従来の電流制限回路の概略構成を示す回路図である。

符号の説明

１１ ＩＧＢＴ
１２ 抵抗
１３ コンパレータ
１４ 基準電圧源
１５、１７、１８、２３、２５、２６〜３０ ＭＯＳ−ＦＥＴ
１６、２０、２４ 定電流源
１９ プリドライバ
２４ 基準電流源

Claims (6)

1. 電源とグラウンドとの間に直列に接続されかつプリドライバからの信号がゲートに入力される２つのＭＯＳトランジスタと、
   これら２つのＭＯＳトランジスタどうしの接続点がゲートに接続されるＩＧＢＴと、
   前記２つのＭＯＳトランジスタとは別に、前記ＩＧＢＴのゲートの電荷が引き抜かれるように前記ＩＧＢＴのゲート端子に接続された主電流制限用のスイッチング素子と、
   前記主電流制限用のスイッチング素子のソース側またはドレイン側のいずれか少なくとも一方に接続された定電流源と、
   前記ＩＧＢＴの主電流に比例したセンス電圧と基準電圧との比較結果に基づいて、前記主電流制限用のスイッチング素子をオンさせるコンパレータとを備えることを特徴とする電流制限回路。
2. 前記２つのＭＯＳトランジスタのうちの前記電源側のＭＯＳトンラジスタを流れるソース側電流が前記主電流制限用のスイッチング素子を流れるシンク側電流よりも小さいことを特徴とする請求項１記載の電流制限回路。
3. 前記定電流源はＭＯＳ−ＦＥＴのカレントミラーにて構成されていることを特徴とする請求項１または２記載の電流制限回路。
4. 前記カレントミラーの基準電流の温度特性が−１０００ｐｐｍ／℃以上、＋１０００ｐｐｍ／℃以下であることを特徴とする請求項３記載の電流制限回路。
5. 前記定電流源はデプレッションＭＯＳ−ＦＥＴのゲートとソース間のショート構成であることを特徴とする請求項１または２記載の電流制限回路。
6. 前記ＩＧＢＴ、スイッチング素子、定電流源およびコンパレータは同一半導体基板上に形成されていることを特徴とする請求項１から５のいずれか１項記載の電流制限回路。

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