JP4359843B2 - 出力回路 - Google Patents
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- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Description
デジタル信号でオン・オフされるスイッチ素子と定電流部が直列接続された充電回路と、
前記充電回路で充電されるコンデンサとこのコンデンサに並列に接続された抵抗で構成され、前記コンデンサと抵抗の並列回路の一端が基準電位に接続される時定数回路と、
その一方の入力端子に前記時定数回路の出力が入力され、他方の入力端子に抵抗を介して前記基準電位が入力されると共に、前記時定数回路の出力に関連する電流をバスに出力する出力部と、
を具備したものである。起動時の上述した出力部が原因となる突入電流を防止できる。
前記時定数回路と前記出力部との間にバッファが挿入されているものである。時定数回路の出力インピーダンスの影響を受けない。
前記バスは、ファウンデーションフィールドバスまたはProfiバスであることを特徴としたものである。突入電流とスルーレートが規定されているファウンデーションフィールドバスまたはProfiバスに用いて特に効果が大きい。
請求項1,2および請求項3の発明によれば、デジタル信号でスイッチをオン、オフして一端が基準電位に接続された時定数回路内のコンデンサを充電し、この時定数回路の出力を出力部の一方の入力端子に入力して電流値に変換すると共に、この出力部の他方の入力端子に前記基準電位を印可するようにした。
11 スイッチ
12 定電流源
2 時定数回路
21,32,4 抵抗
22 コンデンサ
3 バッファ
31 増幅器
Va 基準電圧
Claims (3)
- デジタル信号でオン・オフされるスイッチ素子と定電流部が直列接続された充電回路と、
前記充電回路で充電されるコンデンサとこのコンデンサに並列に接続された抵抗で構成され、前記コンデンサと抵抗の並列回路の一端が基準電位に接続される時定数回路と、
その一方の入力端子に前記時定数回路の出力が入力され、他方の入力端子に抵抗を介して前記基準電位が入力されると共に、前記時定数回路の出力に関連する電流をバスに出力する出力部と、
を具備したことを特徴とする出力回路。 - 前記時定数回路と前記出力部との間にバッファが挿入されていることを特徴とする請求項1に記載の出力回路。
- 前記バスは、ファウンデーションフィールドバスまたはProfiバスであることを特徴とする請求項1若しくは請求項2に記載の出力回路。
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JP2004299547A JP4359843B2 (ja) | 2004-10-14 | 2004-10-14 | 出力回路 |
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2005
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