JP4082355B2 - 電流制限回路 - Google Patents

Description

本発明は電流制限回路に係り、特に、入出力間に接続されたスイッチング素子を制御することにより出力電流を制限する電流制限回路に関する。

図６は従来の電源回路の一例の回路構成図を示す。

電源回路１は、出力電圧Ｖoutに応じて出力電流Ｉoutを制御して、出力電圧Ｖoutを一定に制御する回路である。電源回路１は、誤差アンプ１１、基準電圧源１２、電流制限回路１３、トランジスタＭ１、抵抗Ｒ１、Ｒ２を１チップのＩＣ（integrated
circuit）上に搭載した構成とされており、入力端子Ｔin、出力端子Ｔout、接地端子Ｔgndを有する。入力端子Ｔinには、直流電源２及びコンデンサＣ１が並列に接続されており、直流電源２から電源電圧ＶDDが印加される。電源電圧ＶDDは、コンデンサＣ１によりリプルが除去される。出力端子Ｔoutには、負荷ＲL及びコンデンサＣ２が並列に接続されており、コンデンサＣ２によりリプルが除去された出力電圧Ｖoutが負荷ＲLに印加される。また、接地端子Ｔgndは接地される。

入力端子Ｔinは、電源回路１の内部で、トランジスタＭ１のドレインに接続されている。出力端子Ｔoutは、電源回路１の内部でトランジスタＭ１のソース及び抵抗Ｒ１の一端に接続されている。

トランジスタＭ１は、ｐチャネルＭＯＳ（metal-oxide-semiconductor）電界効果トランジスタから構成され、ドレイン−ソースが入力端子Ｔinと出力端子Ｔoutとの間に直列に接続されおり、ゲートに誤差アンプ１１の出力が接続されている。トランジスタＭ１は、誤差アンプ１１の出力に応じて出力電流Ｉoutを制御する。

誤差アンプ１１は、非反転入力端子が抵抗Ｒ１と抵抗Ｒ２に接続されており、反転入力端子には、基準電圧源１２から基準電圧Ｖrefが印加されている。抵抗Ｒ１及び抵抗Ｒ２は、出力端子Ｔoutと接地端子Ｔgndとの間に直列に接続されており、出力電圧Ｖoutを抵抗Ｒ１と抵抗Ｒ２との抵抗比で分圧した検出電圧Ｖsを抵抗Ｒ１と抵抗Ｒ２との接続点から出力する。

誤差アンプ１１は、検出電圧Ｖsと基準電圧Ｖrefとの差に応じた電圧を出力し、トランジスタＭ１のゲートに供給する。例えば、検出電圧Ｖsが基準電圧Ｖrefより大きくなると、誤差アンプ１１の出力が大きくなり、トランジスタＭ１のドレイン−ソース間のインピーダンスが大きくなり、出力電流Ｉoutが低下し、出力電圧Ｖoutが低下する。また、検出電圧Ｖsが基準電圧Ｖrefより小さくなると、誤差アンプ１１の出力が小さくなり、トランジスタＭ１のドレイン−ソース間のインピーダンスが小さくなり、出力電流Ｉoutが増加し、出力電圧Ｖoutが増加する。以上の動作により出力電圧Ｖoutが一定に保持される。

一方、電流制限回路１３は、出力電流Ｉoutを制限するための回路であり、トランジスタＭ11〜Ｍ16、抵抗Ｒ11から構成される。

トランジスタＭ11、Ｍ12は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、クランプ回路を構成している。トランジスタＭ11、Ｍ12は、トランジスタＭ１のドレインと抵抗Ｒ１と抵抗Ｒ２との接続点との間に直列に接続されており、と検出電圧Ｖsを所定電圧でクランプし、出力電流Ｉoutを所定の電流Ｉout0に制限する。

トランジスタＭ13は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、ソースがトランジスタＭ１のドレインに接続され、ドレインがトランジスタＭ14のドレイン及びゲート並びにトランジスタＭ15のゲートに接続され、ゲートがトランジスタＭ１のゲート、すなわち、誤差アンプ１１の出力に接続されている。トランジスタＭ13は、誤差アンプ１１の出力に応じた電流をトランジスタＭ14に供給する。

トランジスタＭ14、Ｍ15は、ｎチャネルＭＯＳ電界効果トランジスタから構成され、カレントミラー回路を構成している。トランジスタＭ14は、ドレイン及びゲートがトランジスタＭ13のソースに接続され、ソースがトランジスタＭ１のソースに接続されている。また、トランジスタＭ15は、ゲートがトランジスタＭ13のソース及びトランジスタＭ14のドレイン、ゲートに接続され、ドレインが抵抗Ｒ11を介してトランジスタＭ１のドレインに接続されている。

トランジスタＭ16は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、ドレインがトランジスタＭ１のドレインに接続され、ソースが抵抗Ｒ１と抵抗Ｒ２との接続点、すなわち、誤差アンプ１１の非反転入力端子に接続され、ゲートが抵抗Ｒ11とトランジスタＭ15のドレインとの接続点に接続されている。

ここで、電流制限回路１３の動作を説明する。

図６は電流制限回路１３の動作説明図を示す。

負荷ＲLの増大により出力電流Ｉoutが大きくなると、トランジスタＭ１のゲート-ソース間電圧Ｖgsが大きくなる。トランジスタＭ１のゲート-ソース間電圧Ｖgsが大きくなると、まず、トランジスタＭ11、Ｍ12がオンして、検出電圧Ｖs、すなわち、誤差アンプ１１の非反転入力端子がクランプされ、出力電流Ｉoutが電流Ｉout0で制限される。

出力電流Ｉoutが電流Ｉout0で制限されると、出力電圧Ｖoutが低下する。出力電圧Ｖoutが低下すると、検出電圧Ｖsが低下し、誤差アンプ１１の出力が低下するため、トランジスタＭ13のドレイン−ソース間のインピーダンスが低下し、トランジスタＭ15のドレイン電流が増加する。これによって、トランジスタＭ16のソース電流が増加し、誤差アンプ１１の非反転入力端子の電位が増加し、出力電流Ｉout及び出力電圧Ｖoutがともに低下し、図６に示すような特性をフの字特性を示す。

なお、上記の電源回路１に相当する公知文献は、発見できなかった。

しかるに、従来の電源回路１では、入力電圧ＶDDと出力電圧Ｖoutとの電圧差が大きくなると、トランジスタＭ15に流れる電流が増加し、これによって、電流制限がかかる必要がない領域で、トランジスタＭ16がオンし、カレントリミットがかかってしまうなどの問題点があった。

本発明は上記の点に鑑みてなされたもので、入出力電圧の電圧差が大きくなったときの誤動作を防止できる電流制限回路を提供することを目的とする。

本発明は、入出力間に接続されたスイッチング素子（Ｍ１）を制御することにより出力電流を制限する電流制限回路（１１３）において、ゲートがスイッチング素子（Ｍ１）のゲートに接続され、ソースに入力電圧が印加され、ドレインからスイッチング素子（Ｍ１）のゲート電位に応じた電流を出力する第１のトランジスタ（Ｍ13）と、第１のトランジスタ（Ｍ13）のドレインにドレイン及びゲートが接続され、ソースが基底電位（ＧＮＤ）とされた第２のトランジスタ（Ｍ14）と、ゲートが第１のトランジスタ（Ｍ１）のドレイン及び第２のトランジスタ（Ｍ14）のドレイン並びにゲートに接続され、ソースがスイッチング素子（Ｍ１）のドレインに接続され、ドレインから出力電流を出力する第３のトランジスタ（Ｍ15）と、第３のトランジスタ（Ｍ15）の出力電流に応じてスイッチング素子（Ｍ１）のゲート電位を制御する制御回路（１１、１２、Ｍ２、Ｒ３、Ｍ21〜Ｍ24、Ｒ21〜Ｒ24）とを有することを特徴とする。

基底電位（ＧＮＤ）は、接地電位であることを特徴とする。

制御回路（１１、１２、Ｍ2、Ｒ3、Ｍ11、Ｍ12、Ｍ21〜Ｍ24、Ｒ21〜Ｒ24）は、基準電圧（Ｖref）を生成する基準電圧源（１２）と、基準電圧（Ｖref）と出力電圧（Ｖout）に応じた電圧との差に応じた信号をスイッチング素子（Ｍ１）のゲートに出力する誤差アンプ（１１、Ｍ2、Ｒ3）と、一端に入力電圧が印加された第１及び第２の抵抗（Ｒ21、Ｒ22）と、ドレイン及びゲートが第３のトランジスタ（Ｍ15）のドレインに接続されるとともに、第１の抵抗（Ｒ21）の他端に接続され、ソースに入力電圧（ＶDD）が印加された第４のトランジスタ（Ｍ21）と、ゲートが前記第３のトランジスタのドレイン及び第４のトランジスタのドレイン及びゲートに接続されるとともに、第１の抵抗（Ｒ21）の他端に接続され、ソースが第２の抵抗（Ｒ22）の他端に接続され、ドレインから制御電流を出力する第５のトランジスタ（Ｍ22）と、第５のトランジスタ（Ｍ22）のドレインから出力される制御電流に応じて誤差アンプ（１１、Ｍ2、Ｒ3）の出力を制御する回路（Ｍ23、Ｍ24、Ｒ23、Ｒ24）とを有することを特徴とする。

出力電流（Ｉout）が所定値を超えたときに、スイッチング素子（Ｍ１）のゲート電位をクランプするクランプ回路（Ｍ24、Ｒ23；Ｍ11、Ｍ12）を有することを特徴とする。

なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。

本発明によれば、ゲートがスイッチング素子（Ｍ１）のゲートに接続され、ソースに入力電圧が印加され、ドレインからスイッチング素子（Ｍ１）のゲート電位に応じた電流を出力する第１のトランジスタ（Ｍ13）と、第１のトランジスタ（Ｍ13）のドレインにドレイン及びゲートが接続され、ソースが基底電位（ＧＮＤ）とされた第２のトランジスタ（Ｍ14）と、ゲートが第１のトランジスタ（Ｍ13）のドレイン及び第２のトランジスタ（Ｍ14）のドレイン並びにゲートに接続され、ソースがスイッチング素子（Ｍ１）のドレインに接続され、ドレインから出力電流を出力する第３のトランジスタ（Ｍ15）と、第３のトランジスタ（Ｍ15）の出力電流に応じてスイッチング素子（Ｍ１）のゲート電位を制御することにより、入力電圧ＶDDと出力電圧Ｖoutとの電圧差が大きくなった場合でも、第２のトランジスタ（Ｍ14）は基底電位（ＧＮＤ）を基準として動作させることができるため、第３のトランジスタ（Ｍ15）の出力電流が大幅に増大することがないので、入力電圧ＶDDと出力電圧Ｖoutとの電圧差に影響されずに、スイッチング素子（Ｍ１）の出力電流を制限でき、よって、入力電圧ＶDDと出力電圧Ｖoutとの電圧差が大きくなったときの誤動作を防止できる。

〔第１実施例〕
図１は本発明の一実施例の回路構成図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。

本実施例の電源回路１００は、抵抗Ｒ１と抵抗Ｒ２との接続点を誤差アンプ１１の反転入力端子に接続し、基準電圧源１２で生成される基準電圧Ｖrefを誤差アンプ１１の非反転入力端子に接続し、誤差アンプ１１の出力をトランジスタＭ２、抵抗Ｒ３から構成されるバッファを介してトランジスタＭ１のゲートに接続した構成とされている。

本実施例は、電流制限回路１１３の構成が図５の電流制限回路１３とは相違する。本実施例の電流制限回路１１３は、電流制限回路１３のトランジスタＭ14のソースを接地端子Ｔgndに接続された構成されている。

トランジスタＭ14のソースを接地端子Ｔgndに接続することにより、接地基準で動作を行うことができるため、入電圧ＶDDと出力電圧Ｖoutとの電圧差に影響されることなく、電流制限動作を行うことができるため、誤動作を防止できる。

また、本実施例の電流制限回路１１３は、電流制限回路１３のトランジスタＭ11、Ｍ12、Ｍ16、抵抗Ｒ11に代えて、トランジスタＭ21〜Ｍ24、抵抗Ｒ21〜Ｒ24から構成される回路を設けた構成とされている。

トランジスタＭ21、Ｍ22は、ｎチャネルＭＯＳ電界効果トランジスタから構成され、抵抗Ｒ21、Ｒ22とともに動作し、トランジスタＭ15のドレイン電流に応じた電流をトランジスタＭ22のドレインから出力する。トランジスタＭ22のソースは、抵抗Ｒ24を介して接地されている。

抵抗Ｒ24は、一端が接地端子Ｔgndに接続され、他端がトランジスタＭ22のドレイン及びトランジスタＭ24のドレインに接続されており、トランジスタＭ22及びトランジスタＭ24からの電流が流れ、流れる電流に応じた電圧が発生する。

トランジスタＭ24は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、ソースが抵抗Ｒ23を介して入力端子Ｔinに接続され、ゲートがトランジスタＭ１のゲートに接続されている。トランジスタＭ24は、トランジスタＭ１とともにカレントミラー回路を構成しており、トランジスタＭ１に流れる電流に応じた電流を抵抗Ｒ24に供給する。このとき、トランジスタＭ24に流れる電流は、抵抗Ｒ23により制限される。抵抗Ｒ24の一端には、トランジスタＭ23のゲートが接続されている。

トランジスタＭ23は、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ドレインが誤差アンプ１１の出力に接続され、ソースが接地端子Ｔgndに接続されており、抵抗Ｒ24に発生する電圧に応じてそのドレイン電流が制御される。なお、トランジスタＭ23のソースは接地端子Ｔgndに接続される。

トランジスタＭ２は、ｎチャネルＭＯＳ電界効果トランジスタから構成され、ゲートには誤差アンプ１１の出力が接続されるとともに、トランジスタＭ23のドレインが接続されている。トランジスタＭ２のドレインは、抵抗Ｒ３を介して入力端子Ｔinに接続されている。トランジスタＭ２のソースは、接地端子Ｔgndに接続されている。トランジスタＭ２のドレインと抵抗Ｒ３との接続点は、トランジスタＭ１のゲートに接続されている。

〔動作〕
図２は電流制限回路１１３の動作説明図を示す。

負荷ＲLの増大により出力電流Ｉoutが大きくなると、トランジスタＭ１とカレントミラー回路を構成するトランジスタＭ24がオンする。トランジスタＭ24がオンすることにより、トランジスタＭ23のゲート電位が上昇し、トランジスタＭ23がオンする。

トランジスタＭ23がオンすることにより、トランジスタＭ２のゲート電位が低下し、トランジスタＭ２がオフする。トランジスタＭ２がオフすると、トランジスタＭ１のゲート電位が上昇し、そのインピーダンスが増加することにより、出力電流Ｉoutが制限される。

トランジスタＭ１により出力電流Ｉoutが制限されると、出力電圧Ｖoutが低下する。出力電圧Ｖoutが低下すると、トランジスタＭ15のソース電位が低下することになる。これにより、トランジスタＭ21のドレイン電流が増加する。トランジスタＭ21のドレイン電流が増加することにより、トランジスタＭ22のドレイン電流が増加する。

トランジスタＭ22のドレイン電流が増加することにより、トランジスタＭ23のゲート電位が増加し、トランジスタＭ23に流れる電流が増加する。これによって、トランジスタＭ２のゲート電位が低下し、トランジスタＭ２のインピーダンスが更に大きくなり、トランジスタＭ１のゲート電位が上昇し、そのインピーダンスが更に増加し、出力電流Ｉout及び出力電流Ｖoutが更に低下し、図２に示すようなフの字特性が得られる。

なお、本実施例では、誤差アンプ１１を反転させ、トランジスタＭ15のドレイン電流をトランジスタＭ21〜Ｍ24、抵抗Ｒ21〜Ｒ24を通して誤差アンプ１１の出力に供給し、誤差アンプ１１の出力を制御し、誤差アンプ１１の出力をトランジスタＭ２及び抵抗Ｒ３により反転させ、トランジスタＭ１を制御する構成としている。これによって、温度特性を改善できる。

〔第２実施例〕
図３は本発明の第２実施例の回路構成図を示す。同図中、図１、図５と同一構成部分には同一符号を付し、その説明は省略する。

本実施例の電源回路２００は、電流制限回路２１３の構成が第１実施例とは相違する。本実施例の電流制限回路２１３は、図１に示す電流制限回路１１３のトランジスタＭ21、Ｍ22、抵抗Ｒ21、Ｒ22からなる回路に代えて、図５に示す電源回路１の電流制限回路１３で用いられているトランジスタＭ16、抵抗Ｒ11からなる回路を適用したものである。

本実施例の電源回路２００によれば、第１実施例と同様な効果を奏する。

〔第３実施例〕
図４は本発明の第３実施例の回路構成図を示す。同図中、図１、図５と同一構成部分には同一符号を付し、その説明は省略する。

本実施例の電源回路３００は、電流制限回路３１３の構成が第１実施例とは相違する。本実施例の電流制限回路３１３は、図１に示す電流制限回路３１３のトランジスタＭ24、抵抗Ｒ23からなるクランプ回路に代えて、図５に示す電源回路１の電流制限回路１３で用いられているトランジスタＭ11、Ｍ12からなる回路をクランプ回路として適用したものである。

本実施例の電源回路３００によれば、第１実施例と同様な効果を奏する。

本発明の第１実施例の回路構成図である。 本発明の第１実施例の出力電流−出力電圧の特性図である。 本発明の第２実施例の回路構成図である。 本発明の第３実施例の回路構成図である。 従来の一例の回路構成図である。 電流制限回路１３の動作説明図である。

符号の説明

１００、２００、３００ 電源回路
１１３、２１３、３１３ 電流制限回路
Ｍ13、Ｍ14、Ｍ15、Ｍ21〜Ｍ24 トランジスタ、Ｒ21〜Ｒ24 抵抗
１１ 誤差アンプ
１２ 基準電圧源
Ｍ１、Ｍ２ トランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
２ 直流電源
ＲL 負荷
Ｃ１、Ｃ２ コンデンサ

Claims (4)

1. 入出力間に接続されたスイッチング素子を制御することにより出力電流を制限する電流制限回路において、
   ゲートが前記スイッチング素子のゲートに接続され、ソースに入力電圧が印加され、ドレインから前記スイッチング素子のゲート電位に応じた電流を出力する第１のトランジスタと、
   前記第１のトランジスタのドレインにドレイン及びゲートが接続され、ソースが基底電位とされた第２のトランジスタと、
   ゲートが前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレイン並びにゲートに接続され、ソースが前記スイッチング素子のドレインに接続され、ドレインから前記出力電流を出力する第３のトランジスタと、
   前記第３トランジスタから出力される前記出力電流に応じて前記スイッチング素子のゲート電位を制御する制御回路とを有することを特徴とする電流制限回路。
2. 前記基底電位は、接地電位であることを特徴とする請求項１記載の電流制限回路。
3. 前記制御回路は、基準電圧を生成する基準電圧源と、
   前記制御回路は、基準電圧を生成する基準電圧源と、前記基準電圧と前記出力電圧に応じた電圧との差に応じた信号を前記スイッチング素子のゲートに出力する誤差アンプと、
   一端に入力電圧が印加された第１及び第２の抵抗と、
   ドレイン及びゲートが前記第３のトランジスタのドレインに接続されるとともに、前記第１の抵抗の他端に接続され、ソースに入力電圧が印加された第４のトランジスタと、
   ゲートが前記第３のトランジスタのドレイン及び前記第４のトランジスタのドレイン及びゲートに接続されるとともに、前記第１の抵抗の他端に接続され、ソースが前記第２の抵抗の他端に接続され、ドレインから制御電流を出力する第５のトランジスタと、
   前記第５のトランジスタのドレインから出力される前記制御電流に応じて前記誤差アンプの出力を制御する回路とを有することを特徴とする請求項１又は２記載の電流制限回路。
4. 前記出力電流が所定値を超えたときに、前記スイッチング素子のゲート電位をクランプするクランプ回路を有することを特徴とする請求項１乃至３のいずれか一項記載の電流制限回路。

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