KR101735497B1

KR101735497B1 - 포워딩된 클록 지터 감소

Info

Publication number: KR101735497B1
Application number: KR1020167021903A
Authority: KR
Inventors: 에두아르드 에디 로이트만; 마할링암 말리 나가라잔; 프라딥 알. 벰파다
Original assignee: 인텔 코포레이션
Priority date: 2011-12-30
Filing date: 2011-12-30
Publication date: 2017-05-15
Also published as: TWI646780B; US20130285726A1; US9319039B2; EP2798742B1; TW201347408A; KR101649428B1; CN204131471U; EP3131204A1; TW201639304A; TWI620414B; CN203313136U; EP2798742A4; US9966938B2; US20160226474A1; EP2798742A1; KR20160101723A; KR20140107330A; WO2013101200A1; EP3131204B1

Abstract

일부 실시예들에서, 듀티 사이클 정정을 갖는 차동 증폭기가 제공된다.

Description

포워딩된 클록 지터 감소{FORWARDED CLOCK JITTER REDUCTION}

본 발명은 일반적으로 I/O 통신 링크, 및 특히, 클록 듀티 사이클(clock duty cycle) 제어에 관한 것이다.

본 발명의 실시예들은 한정이 아닌, 예로서 예시되고, 첨부된 도면들의 도식들에서 유사한 참조 번호들은 유사한 엘리먼트들을 지칭한다.
도 1은 종래의, 포워딩된 클록 링크의 하나의 방향을 도시하는 도면.
도 2는 도 1에서의 것과 같은 클록 수신기에서의 이용을 위한 종래의 클록 증폭기 회로를 도시하는 개략도.
도 3은 신호의 오프셋의 영향들을 예시하기 위한 차동 클록 신호를 도시하는 그래프.
도 4는 일부 실시예들에 따른 디지털 오프셋 보상 특징을 갖는 클록 증폭기 회로의 실시예를 도시하는 도면.
도 5는 일부 실시예들에 따른 오프셋 보상을 갖는 연속 시간 선형 등화기 회로(continuous time linear equalizer circuit)의 도면.
도 6은 일부 실시예들에 따른 4개의 상이한 범위에 걸친 디지털 제어 값들의 함수로서 클록 신호 듀티 사이클에 대한 개방 루프 응답(open loop response)을 도시하는 그래프.
도 7은 일부 실시예들에 따른 클록 페일오버(clock-failover) 모드에서 클록을 생성하는 데 이용될 수 있는 데이터 레인(lane)(채널) 수신기를 도시하는 도면.

일부 실시예들에서, 클록 수신기에서 듀티 사이클을 제어하기 위한 기법들이 제공된다. 예를 들어, 일 실시예에서, 포워딩된 차동 클록에 대한 클록 수신기는 차동 클록 신호에 대한 듀티 사이클을 제어하기 위해 차동 경로들에서의 오프셋을 제어(예를 들어, 최소화)하기 위한 디지털 오프셋 보상 루프를 구비한다.

도 1은 종래의 포워딩된 클록 링크의 하나의 방향을 도시한다. 그것은 제1 에이전트(에이전트 A)로부터 제2 에이전트(에이전트 B)로 정보를 송신하기 위한 N개의 차동 데이터 채널들(106)과 함께, 차동 클록 채널(107)을 포함한다. (에이전트는 칩, 또는 칩의 일부분일 수 있다는 것을 유의한다. 따라서, 채널들은 2개의 칩, 또는 칩 또는 칩 패키지 내의 기능성 블록들을 상호연결할 수 있다.)

각 데이터 채널은 채널의 다른 말단(end)에서 데이터를 연관된 수신기(108)에 송신하는 데이터 송신기(104)를 갖는다. 마찬가지로, 클록 채널(107)은 클록(소위 포워딩된 클록)을 클록 수신기(112)에 송신하는 클록 송신기(110)를 갖는다. 도 3은 GHz 또는 수십 GHz 범위에서와 같은 고주파수들에 있을 수 있는, 전형적인 차동 클록 신호를 도시한다. 그러한 주파수들에서, 거의 플랫한(near flat) 스텝 특성들을 갖는 이상적인 클록들은 (불가능하지는 않지만) 획득하기 어렵다. 오히려, 그것들은 도면에 도시된 바와 같이, 비교적 넓은 상승 및 하강 기울기를 가질 수 있거나, 또는 심지어는 그러한 고주파수들에서, 그것들은 사인곡선적(sinusoidal) 특성들을 가질 수 있고, 이는 또한, 즉각적이지 않은 고-저, 또는 저-고, 천이들을 야기할 가능성이 많다.

도 2는 클록 수신기(112)에서의 이용을 위한 종래의 클록 증폭기 회로를 도시한다. 회로는 종단 저항기(termination resistor)들(RT), 정전기 방전(ESD) 엘리먼트들(202), 커플링 커패시터들(CC), (일련의 캐스케이드된(cascaded) 증폭기들을 실제로 포함할 수 있는) 차동 증폭기(204), 저항기들 R1 및 R2 및 커패시터 C1으로부터 형성된 저역 통과 필터, 및 오프셋 무효화(cancellation) 증폭기(206)를 포함한다. 증폭기(204)는, 현저하게 감쇄될 수 있는(예를 들어, 1V 신호가 증폭기(204)에 도달할 때 100mV까지 감쇄될 수 있음), 들어오는 클록 신호를 증폭한다. 전형적인 채널 패스웨이(pathway)들의 또 다른 문제는 그것들이 저역 통과 필터들처럼 작동하는 경향이 있어서, 더 높은 주파수 컴포넌트들을 필터링하게 된다는 것이다. 오프셋 무효화 증폭기(206)는 듀티 사이클 지터를 감소시키기 위해 클록으로부터 DC 오프셋을 제거하는 기능을 한다. 도 3에 예시되고 본원에서 출원인들이 이해하는 바와 같이, 2개의 차동 신호 라인에서 전형적으로 비대칭적인, 오프셋은 듀티 사이클 지터, 즉, 50% 듀티 사이클과 같은 원하는 듀티 사이클 타깃의 위 또는 아래의 스큐(skew)를 야기한다.

유감스럽게도, 이러한 아날로그 듀티 사이클 정정 접근 방법을 이용하면, 더 새로운 프로세스들과 함께 좋은 성능을 획득하는 것이 어려울 수 있는데, 예를 들어, 높은 게인들이 신뢰할 수 있게 달성되는 것이 어려울 수 있다. 또한, 증폭기(206)는 증폭기(204)로부터의 오프셋을 정정하지만, 오프셋 정정 증폭기(206) 그 자신 내의 오프셋을 정정하기 위한 어떤 것도 존재하지 않는다. 따라서, 새로운 접근 방법들이 요구될 수 있다.

도 4는 일부 실시예들에 따른 디지털 오프셋 정정 접근 방법을 갖는 새로운 클록 증폭기 회로의 실시예를 도시한다. 클록 증폭기 회로는 AC 커플링 커패시터들(CC)로부터 차동 클록 신호를 수신하는 디지털 오프셋 보상(DOC) 회로(412)를 포함한다. DOC(412)는 차동 신호 경로들에서의 DC 오프셋을 조절하기 위한 디지털적으로 조절가능한 오프셋 보상 특징을 갖는다. 여기로부터, 차동 클록이 차동 증폭기(204)에 제공되고, 이는 수용가능한, 예를 들어, CMOS 레벨, 신호로 클록을 컨버트하는 클록 증폭기를 포함하는 하나 이상의 상이한 증폭기 스테이지를 실제로 포함할 수 있다. 이러한 실시예에서, 증폭기(204)는 클록(주 클록 신호)을 멀티플렉서(414)의 입력에 제공한다. 멀티플렉서는, 후술될 바와 같이, 페일오버(Failover) Clk 또는 로컬 Tx Clk 신호들을 양자택일로 통과시킬 수 있고, 이는 주 클록이 이용 불가능한 경우 이용될 수 있다. 멀티플렉서 출력에서의 클록 신호는, 예를 들어, 일반적으로 공지되어 있을 수 있는 바와 같은, 하나 이상의 지연 고정 루프(DLL) 회로를 포함하는, 다운스트림(downstream) 클록 분배 회로에 제공된다.

출력 클록(Clko/Clko#)은 (R1, R2 및 C1으로부터 형성된) 저역 통과 필터를 통해 가변 오프셋 비교기(VOC)(416)에 피드백된다. 피드백 경로 루프를 폐쇄하면, 오버샘플링된(oversampled), 제어 회로(410)는 VOC(416)와 CTLE(412) 사이에 결합된다. 제어 회로(410)는, VOC(416)와 협력하여, 출력에서의 원하는 클록 듀티 사이클을 획득하기 위해 주 클록 신호의 오프셋을 조절하도록 CTLE(412)의 오프셋 보상 특징을 제어한다.

DOC(412)는, 예를 들어, 높은 민감도를 갖는 증폭기 프런트 엔드(front-end), 및 주 클록 경로에서의 오프셋을 디지털적으로 정정(또는 조절)하고, 따라서, 들어오는 클록 신호의 듀티 사이클을 조절하는 능력을 제공한다. 일부 실시예들에서, 그것은 또한 고역 통과 필터 기능성을 포함할 수 있고, 따라서 손실성 채널(lossy channel)의 고유의 저역 통과 특성들을 보상(또는 적어도 보상하려고 시도)한다. 예를 들어, 그것은 연속 시간 선형 등화기(CTLE) 회로를 이용하여 구현될 수 있다.

도 5를 부가적으로 참조하여, 예시적인 CTLE/오프셋 보상 회로가 도시된다. 이러한 간략화된 예시에서, CTLE는 오프셋 보상 회로(502)를 갖는 종래의 고역 통과 차동 증폭기를 포함한다. 오프셋 보상 회로(502)는, 예를 들어, 경로들의 DC 오프셋, 및 따라서, 도 4의 클록 증폭기에서의 차동 클록의 오프셋을 조절하도록 차동 경로들(Out, Out#)로/로부터 전류를 주입 또는 싱킹(sinking)하기 위한 전류 스티어링(current steering) DAC를 포함할 수 있다. 오프셋 조절의 양, 및 방향은 제어 회로(410)로부터 오프셋 보상 회로(502)에 제공된 디지털 정정 코드(DCC) 워드에 의해 지정(dictate)된다. 예를 들어, 일 실시예에서, DCC는 민감도의 여러(예를 들어 4개의) 범위에 걸쳐 오프셋 정정 값들을 제어할 수 있는 7비트 워드이다. (예를 들어, 2개의 최상위 비트는 4개의 조절 범위를 정의할 수 있다.) 물론, DCC 값에 의해 오프셋이 제어되는 특정 방식은 전류 소스 강도들의 조절을 통하는 것 또는, 예를 들어, DAC에서 이용되는 드라이버들의 인에이블/디스에이블을 통하는 것과 같은 임의의 적합한 방식으로 행해질 수 있다. 도 6은 4개의 상이한 범위(또는 4개의 상이한 민감도 설정)에 걸쳐 DCC 값들(X-축)의 함수로서 주 경로 듀티 사이클 값들(Y-축)에 대한 개방 루프 응답을 도시한다.

도 4로 돌아가면, VOC(416)은 임의의 적합한 비교기를 이용하여 구현될 수 있다. 이상적으로 그것은, 그것의 고유의 오프셋을 제거하는 능력을 갖고, 따라서, 부가적인, 문제가 있는 오프셋 에러를 주 클록 루프에 도입하지 않는 비교기를 이용하여 구현될 것이다. 그것은 차동 출력 클록의 저역 통과 필터링된(통합된) 버전을 임계치에 대해 비교하여, 클록의 듀티 사이클이 듀티 사이클 타깃(예를 들어, 50% 듀티 사이클) 아래인지 또는 위인지를 나타낸다. 따라서, 클록 듀티 사이클이 임계치(예를 들어, 50% 듀티 사이클) 주위를 맴돌면, VOC의 출력은 그것의 고 및 저(예를 들어, 1 및 0) 출력 값들 사이에서 흔들릴 것이지만, 클록 듀티 사이클이 현저하게 임계치 위 또는 아래이면, VOC는 듀티 사이클 에러의 방향에 따라, 1 또는 0 중, 비교적 연속적인 논리적 출력을 출력할 것이다. 일부 실시예들에서, VOC 및 DOC는 동일하거나, 또는 유사한, 오프셋 정정 접근 방법들, 예를 들어, 차동 앰프의 출력 경로들에 결합된 조절가능한 전류 스티어링 DAC를 갖는 차동 앰프를 이용할 수 있다. 양쪽 모두가 오프셋 정정에 이용될 수 있지만, DOC는 듀티 사이클을 조절하기 위해 그것을 더 이용할 수 있다.

제어 회로(410)는 유한 상태 머신(FSM)으로서 또는 임의의 그외의 적합한 로직 방법론을 이용하여 구현될 수 있다. 그것은 본질적으로 오버샘플링된 저역 통과 디지털 필터로서 기능할 수 있다. 사실, 일부 실시예들에서, 그것은 VOC(416)로부터의 디지털(1 또는 0) 출력에 따라, 증가되거나 또는 감소되는 카운터를 포함한다. 제어 회로(410)는, 주 클록 그 자신의 주파수와 비교해서, 비교적 느린 클록을 이용하여 클록될 수 있다. 예를 들어, 주 클록은 약 9GHz일 수 있지만, DCC 회로(410)는 수십 또는 수백 MHz 범위에서 클록될 수 있다. 그것은, 이용가능한 경우에, 상이한 민감도 범위들을 구현하는 부가적인 로직을 포함할 수 있다. 이는 DOC(412) 내의 오프셋 보상 회로에 대한 코스 회로 컴포넌트들의 인게이지먼트(engagement)를 제어하는 데 이용되는 DCC 워드로부터의 유효 비트들(significant bits) 중 하나 이상만큼 간략화될 수 있다.

일부 실시예들에서, DOC는, 가장 작은 것으로부터 가장 큰 것까지, 4개의 "강도" 범위를 갖는다. 설정이 더 강해지면, 듀티 사이클의 더 넓은 범위가 조절될 수 있다. 설정이 더 작아지면 듀티 사이클들이 조절될 수 있는 범위는 더 작아지지만, 강도 설정이 더 작아지면 각 설정 사이의 입도(granularity)는 더 미세해진다. 일부 구현들에서, 초기화 동안, 제어 회로는 가장 작은 강도 설정을 이용하여 시작할 수 있고, 그것이 충분한 마진으로 그 설정에서 듀티 사이클을 고칠 수 있으면, 그것은 거기에 머무른다. 다르게는, 그것은 다음의 더 큰 강도 범위에 점프하고, 더 큰 강도 범위를 이용하여 수렴하려고 시도하는 등이다.

제어 회로(410)는 실질적으로 자율적일 수 있거나, 또는, 예를 들어, 하나 이상의 상이한 모드를 구현하기 위해, 별개의 제어기에 의해 제어가능할 수 있다. 어떤 목적을 위해서든, CTLE의 오프셋 보상 특징을 이용하면, 그것은 주 클록의 듀티 사이클을 거의 임의의 원하는 값으로 조절함으로써 주 클록을 형성(shape)하는 데 이용될 수 있다. 후술될 바와 같이, 그것은 또한 그것이 포워딩된 클록 수신기 대신 주 클록을 생성하는 데 이용되는 경우 데이터 수신기 내의 오프셋 보상 또는 CTLE 회로를 제어하기 위한 클록 페일오버 DCC 신호를 제공할 수 있다.

도 7은 클록 페일오버 모드에서 주 클록을 생성하는 데 이용될 수 있는 데이터 레인(채널) 수신기를 도시한다. 예를 들어, 일부 페일오버 모드들에서, 포워딩된 클록이 이용가능하지 않은 경우, 어떤 이유로든, 시스템은 작동성을 지속하기 위해 데이터 레인들 중 하나를 통해 클록을 대신 보내도록 그 자신을 재구성할 수 있다.

도 7의 데이터 수신기는, 주 기능이 데이터를 수신하는 것인 수신기를 제외하면, 클록 수신기와 유사한 프런트 엔드를 갖고, 그것은 ESD 엘리먼트들로부터 수신된 차동 데이터 신호를 그것의 CTLE(712)에 제공하기 위한 스위칭가능하게 인게이징가능한(engageable) DC 커플링 능력을 갖는다. 그러나, 도시된 실시예에서, 그것은 또한 페일오버 모드에서 클록에 이용되는 경우 DC 커플링 라인들을 대신해서 스위칭될 수 있는 커플링 커패시터(CC)를 포함한다.

데이터 수신 회로들은, CTLE(712)를 갖는 본원의 경우와 같이, CTLE를 전형적으로 포함한다. 여기로부터, 그것의 데이터 수신 기능성에 적절한, 수신기는, 더블 펌핑된, 180도 위상이 다른(out-of-phase) 데이터 신호들 Data 270 및 Data 90을 제공하기 위한, 샘플/홀드 회로들(713, 714) 및 VOC들(717, 718)을 갖는다. 그러나, 클록 페일오버 기능성에 적절함과 함께, 수신기는 또한 CTLE(712) 이후에 차동 경로의 탭 오프된(tapped off) 클록 앰프(716)를 포함한다. 클록 앰프로부터의 출력은 클록 수신기 회로(도 4) 내로 다시 제공되어, 그것은 전술한 바와 같은 보상된 듀티 사이클을 이용하여 제어될 수 있다. 도시된 실시예에서, 클록 앰프 출력은 멀티플렉서(414)의 페일오버 Clk 입력에 제공된다. 동시에, 제어 로직(410)(도 4)으로부터의 페일오버 DCC 신호는 클록 페일오버 모드에 대해 듀티 사이클 제어 루프를 폐쇄하도록 CTLE(712)에 결합된다.

따라서, 이러한 구현을 이용하여, DCC 워드는 (페일오버 클록 패드들 근처의) 소스에서의 듀티 사이클 정정 권한을 위해 데이터 레인 CTLE 내로 보내져 임의의 지터 증폭 다운스트림을 감소시킨다. 또한 도시된 실시예에서, 클록은 멀티플렉서(414)에 보내지기 전에, Clk 앰프(716)에 의해 "풀-레일(full-rail)"로 복원될 수 있다.

(이러한 실시예에서, 제어 로직(410)이 그것의 오프셋, 및 따라서, 그것의 듀티 사이클을 제어할 수 있도록, CTLE(712)가 오프셋 보상 특징을 가진다는 것을 유의한다. 그외의 실시예들에서, 오프셋 제어는 상이한 블록 또는 회로에서 구현될 수 있다는 것을 이해해야 한다. 이러한 라인들을 따라, 일부 실시예들에서, CTLE는 전혀 이용되지 않을 수 있고, 예를 들어, 상이한 타입의 필터가 이용되거나, 또는 아무 필터도 이용되지 않을 수 있다.)

이전의 설명에서, 다수의 특정 상세가 기재되었다. 그러나, 본 발명의 실시예들이 이러한 특정 상세 없이 실시될 수 있다는 것은 당연하다. 그외의 예시들에서, 공지된 회로들, 구조들 및 기법들은 설명의 이해를 모호하게 하지 않기 위해 상세히 도시되지 않았다. 이를 고려하여, "일 실시예", "실시예", "예시의 실시예", "다양한 실시예들" 등에 대한 참조들은, 그렇게 설명된 본 발명의 실시예(들)이 특정 특징들, 구조들, 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징들, 구조들, 또는 특성들을 포함하지는 않는다는 것을 나타낸다. 또한, 일부 실시예들은 그외의 실시예들에 대해 설명된 특징들의 일부, 전부를 갖거나, 또는 그들 중 아무것도 가지지 않을 수 있다.

이전의 설명 및 이하의 특허청구범위에서, 이하의 용어들은 다음과 같이 해석되어야 한다: 용어들 "결합된" 또는 "연결된"은, 그것들의 파생어들과 함께, 이용될 수 있다. 이러한 용어들은 서로에 대한 동의어들로서 의도되지 않는다는 것을 이해해야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 엘리먼트가 서로 직접 물리적 또는 전기적 접촉을 한다는 것을 나타내는 데 이용된다. "결합된"은 2개 이상의 엘리먼트가 서로 협동 또는 상호작용하지만, 그것들은 직접 물리적 또는 전기적 접촉을 하거나 또는 하지 않을 수 있다는 것을 나타내는 데 이용된다.

용어 "PMOS 트랜지스터"는 P-타입 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 마찬가지로 "NMOS 트랜지스터"는 N-타입 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 용어들: "MOS 트랜지스터", "NMOS 트랜지스터", 또는 "PMOS 트랜지스터"가 이용되는 경우에는 언제든지, 그것들의 이용의 본질에 의해 달리 명확히 나타내어지거나 또는 구술되지 않는 한, 그것들은 예시적인 방식으로 이용되고 있다는 것이 이해되어야 한다. 그것들은, 단지 몇 가지 언급하면, 상이한 VT들, 재료 타입들, 절연체 두께들, 게이트(들) 구성들을 갖는 디바이스들을 포함하는 상이한 다양한 MOS 디바이스들을 포함한다. 또한, MOS 등으로서 구체적으로 지칭되지 않는 한, 용어 트랜지스터는 그외의 적합한 트랜지스터 타입들, 예를 들어, 접합형 전계 효과 트랜지스터(junction-field-effect transistor)들, 양극성 접합 트랜지스터(bipolar-junction transistor)들, 금속 반도체 FET들, 및 다양한 타입의 3차원 트랜지스터들, MOS 또는 다르게는, 현재 공지된 또는 아직 개발되지 않은 것을 포함할 수 있다.

본 발명은 설명된 실시예들에 한정되지 않지만, 첨부된 특허청구범위의 기술적 사상 및 범위 내의 수정 및 변형과 함께 실시될 수 있다. 예를 들어, 본 발명은 모든 타입의 반도체 집적 회로("IC") 칩들과의 이용에 적용가능하다는 것을 이해해야 한다. 이러한 IC 칩들의 예시들은 프로세서들, 제어기들, 칩 셋 컴포넌트들, PLA(programmable logic array)들, 메모리 칩들, 네트워크 칩들 등을 포함하나 이에 한정되지 않는다.

도면들의 일부에서, 신호 도체 라인들은 라인들로 표현된다는 것을 또한 이해해야 한다. 일부는 더 많은 구성 신호 경로들을 나타내도록, 더 두껍고, 다수의 구성 신호 경로들을 나타내도록, 숫자 라벨을 가지고, 및/또는 주 정보 흐름 방향을 나타내도록, 하나 이상의 엔드에 화살표들을 가질 수 있다. 그러나, 이는 한정하는 방식으로 해석되어서는 안된다. 오히려, 그러한 부가된 상세는 회로의 더 용이한 이해를 가능하게 하기 위해 하나 이상의 예시적인 실시예와 관련되어 이용될 수 있다. 임의의 표현된 신호 라인들은, 부가적인 정보를 갖거나 또는 갖지 않든지 간에, 여러 방향들로 이동할 수 있는 하나 이상의 신호를 실제로 포함할 수 있고, 임의의 적합한 타입의 신호 스킴, 예를 들어, 차동 쌍들, 광섬유 라인들, 및/또는 단일 엔드형(single-ended) 라인들을 이용하여 구현된 디지털 또는 아날로그 라인들을 이용하여 구현될 수 있다.

예시의 크기들/모델들/값들/범위들이 주어질 수 있지만, 본 발명은 이에 한정되지 않는다는 것을 이해해야 한다. 제조 기법들(예를 들어, 포토리소그래피)이 시간이 지나면서 성숙함에 따라, 더 작은 크기의 디바이스들이 제조될 수 있을 것으로 기대된다. 또한, IC 칩들 및 그외의 컴포넌트들에 대한 공지된 전력/그라운드 연결들은, 예시 및 논의의 간략함을 위해, 그리고 본 발명을 모호하게 하지 않기 위해, 도면들 내에 도시되거나 또는 도시되지 않을 수 있다. 또한, 배열들은 본 발명을 모호하게 하지 않기 위해 블록도 형식으로 도시될 수 있고, 또한 그러한 블록도 배열들의 구현에 관한 상세는 본 발명이 구현되는 플랫폼에 크게 의존한다는 것을 고려하면, 즉, 그러한 상세는 당업자의 이해의 범위 내에 속해야 한다. 특정 상세(예를 들어, 회로들)가 본 발명의 예시의 실시예들을 설명하기 위해 기재되는 경우, 본 발명이 이러한 특정 상세 없이, 또는 그것의 변형과 함께, 실시될 수 있다는 것이 당업자에게 명백해야 한다. 설명은 따라서 한정하는 대신 예시적인 것으로서 간주된다.

Claims

제1 입력 노드;
상기 제1 입력 노드 및 기준 노드에 결합된 제1 종단 저항기(termination resistor);
제2 입력 노드;
상기 제2 입력 노드 및 상기 기준 노드에 결합된 제2 종단 저항기;
상기 제1 입력 노드 및 상기 제2 입력 노드로부터 제1 신호 및 제2 신호를 각각 수신하는 제1 증폭기;
상기 제1 증폭기에 결합되어, 상기 제1 증폭기의 차동 출력을 수신하고 증폭된 출력을 제공하는 제2 증폭기; 및
상기 제1 증폭기 및 상기 제2 증폭기에 결합된 디지털 오프셋 무효화(cancellation) 회로
를 포함하는 장치.
제1항에 있어서,
상기 디지털 오프셋 무효화 회로는 상기 제1 증폭기에서의 오프셋을 보상하도록 동작가능한 장치.
제1항에 있어서,
상기 제1 증폭기는 상기 제1 신호 및 상기 제2 신호를 기가-헤르쯔(giga-Hertz) 범위에서 검출하기에 충분히 높은 민감도를 갖는 장치.
제1항에 있어서,
상기 제1 신호 및 상기 제2 신호는 차동 신호를 함께 형성하는 장치.
시스템으로서,
차동 신호를 송신하는 송신기;
상기 송신기에 결합된 송신 매체; 및
상기 송신 매체를 통해 상기 차동 신호를 수신하는 수신기
를 포함하고, 상기 수신기는:
제1 입력 노드;
상기 제1 입력 노드 및 기준 노드에 결합된 제1 종단 저항기;
제2 입력 노드;
상기 제2 입력 노드 및 상기 기준 노드에 결합된 제2 종단 저항기;
상기 제1 입력 노드 및 상기 제2 입력 노드로부터 각각 상기 차동 신호를 수신하는 제1 증폭기;
상기 제1 증폭기에 결합되어, 상기 제1 증폭기의 차동 출력을 수신하고 증폭된 출력을 제공하는 제2 증폭기; 및
상기 제1 증폭기 및 상기 제2 증폭기에 결합된 디지털 오프셋 무효화 회로
를 포함하는 시스템.
제5항에 있어서,
상기 디지털 오프셋 무효화 회로는 상기 제1 증폭기에서의 오프셋을 보상하도록 동작 가능한 시스템.
제5항에 있어서,
상기 제1 증폭기는 상기 차동 신호를 기가-헤르쯔 범위에서 검출하기에 충분히 높은 민감도를 갖는 시스템.
차동 신호를 수신하기 위한 수단;
상기 차동 신호를 수신하기 위한 수단에 종단 임피던스를 제공하기 위한 수단;
상기 차동 신호를 증폭하기 위한 수단; 및
상기 차동 신호를 증폭하기 위한 수단과 연관된 오프셋을 디지털적으로 무효화하기 위한 수단
을 포함하는 장치.
제8항에 있어서,
상기 증폭하기 위한 수단은 상기 차동 신호를 기가-헤르쯔 범위에서 검출하기에 충분히 높은 민감도를 갖는 장치.
차동 신호를 수신하는 단계;
상기 차동 신호에 종단 임피던스를 제공하는 단계;
상기 차동 신호를 증폭하는 단계; 및
상기 차동 신호를 증폭하는 수단과 연관된 오프셋을 디지털적으로 무효화하는 단계
를 포함하는 방법.
제10항에 있어서,
상기 차동 신호를 증폭하는 단계는 상기 차동 신호를 기가-헤르쯔 범위에서 검출하기에 충분히 높은 민감도를 갖는 증폭기에 의해 수행되는 방법.
칩으로서,
차동 신호를 수신하는 입력 및 출력 신호를 제공하는 출력을 갖는 차동 증폭기; 및
상기 입력과 출력 사이에 결합된 오프셋 조절 회로
를 포함하고, 상기 오프셋 조절 회로는:
가변 오프셋 비교기(VOC),
상기 차동 증폭기의 입력에 결합되는 출력을 갖는 차동 오프셋 보상(DOC) 회로, 및
상기 VOC와 DOC 사이에 결합되는 제어 회로
를 포함하는 칩.
제12항에 있어서,
상기 오프셋 보상 회로는 상기 칩의 바깥으로부터 상기 차동 신호를 수신하기 위한 전기적 콘택트들과 상기 차동 증폭기 사이에 배치되는 칩.
제12항에 있어서,
상기 오프셋 보상 회로는 능동 필터 회로의 일부인 칩.
제14항에 있어서,
상기 능동 필터 회로는 연속 시간 선형 등화기 회로(continuous time linear equalizer circuit)를 구현하는 칩.
제12항에 있어서,
상기 VOC는 상기 차동 신호의 저역 통과 필터링된 버전을 수신하여 상기 차동 신호의 듀티 사이클이 임계치 위 또는 아래인지 여부를 표현하는 디지털 값을 생성하는 칩.
제12항에 있어서,
상기 차동 신호로서 이용되는 페일오버(failover) 클록을 수신하는 스위치를 포함하는 칩.