KR20170042899A

KR20170042899A - 반도체장치

Info

Publication number: KR20170042899A
Application number: KR1020150142082A
Authority: KR
Inventors: 가동윤
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-10-12
Filing date: 2015-10-12
Publication date: 2017-04-20
Also published as: US20170104476A1; US9621142B1

Abstract

반도체장치는 입력신호에 응답하여 제1 내부노드를 구동하는 구동력에 따라 제1 출력신호를 생성하고, 제2 내부노드를 구동하는 구동력에 따라 제2 출력신호를 생성하는 스큐감지부 및 상기 제1 및 제2 출력신호에 의해 내부회로의 스큐를 조절하기 위한 스큐조절신호를 생성하는 스큐조절신호생성부를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 스큐를 보상하는 반도체장치에 관한 것이다.

반도체장치에 구비되는 트랜지스터는 제조업자가 요구하는 동작 특성에 따라 동작 범위 내에 속하는 정상(Typical)인 경우와 정상(Typical) 보다 동작 속도가 빠른(Fast) 경우 및 정상(Typical) 보다 동작 속도가 느린(Slow) 경우로 나뉜다. 트랜지스터의 동작 특성 차이는 PVT(Process Voltage Temperature)변수 등에 따른 스큐(Skew)변화를 의미한다.

좀더 구체적으로, 스큐(Skew) 변화를 설명하면 PVT(Process Voltage Temperature)변수에 따라 게이트 절연막의 두께, 폭/길이(W/L), 시트저항(sheet resistance), 문턱전압(Vth) 등의 변동에 의해 트랜지스터의 전류 특성이 변동되는 공정변화(Process variation), 반도체장치에 공급되는 전원전압(VDD)의 변화에 따른 전압변화(Voltage variation) 및 반도체장치의 동작에 따른 온도변화(Temperature variation)를 포함한다.

본 발명은 반도체장치에 구비되는 트랜지스터들의 스큐를 감지하고, 감지된 스큐에 따라 내부회로의 스큐를 보상하는 반도체장치를 제공한다.

이를 위해 본 발명은 입력신호에 응답하여 제1 내부노드를 구동하는 구동력에 따라 제1 출력신호를 생성하고, 제2 내부노드를 구동하는 구동력에 따라 제2 출력신호를 생성하는 스큐감지부 및 상기 제1 및 제2 출력신호에 의해 내부회로의 스큐를 조절하기 위한 스큐조절신호를 생성하는 스큐조절신호생성부를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 인에이블신호에 응답하여 카운팅되는 카운팅신호 및 클럭에 응답하여 발생하는 펄스를 포함하는 스트로브신호을 생성하는 제어부, 입력신호에 응답하여 상기 카운팅신호에 의해 제1 및 제2 내부노드를 구동하는 구동력이 조절되고, 상기 제1 내부노드를 구동하는 구동력에 따라 제1 출력신호를 생성하며, 상기 제2 내부노드를 구동하는 구동력에 따라 제2 출력신호를 생성하는 스큐감지부 및 상기 제1 및 제2 출력신호에 의해 내부회로의 스큐를 조절하기 위한 스큐조절신호를 생성하는 스큐조절신호생성부를 포함하는 반도체장치를 제공한다.

본 발명에 의하면 반도체장치에 구비되는 트랜지스터들의 스큐를 감지하고, 감지된 스큐를 보상할 수 있는 효과가 있다.

또한, 본 발명에 의하면 반도체장치에 구비되는 트랜지스터들의 스큐를 감지하고, 감지된 스큐에 따라 내부회로의 스큐를 보상함으로써 내부회로의 동작 오류를 방지할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제1 스큐감지부의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 제2 스큐감지부의 구성을 도시한 회로도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 반도체장치에 포함된 제1 스큐감지부의 구성을 도시한 도면이다.
도 10은 도 9에 도시된 제1 스큐감지부에 포함된 제1 가변구동부의 구성을 도시한 회로도이다.
도 11은 도 8에 도시된 반도체장치에 포함된 제2 스큐감지부의 구성을 도시한 도면이다.
도 12는 도 11에 도시된 제2 스큐감지부에 포함된 제2 가변구동부의 구성을 도시한 회로도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 스큐감지부(1), 스큐조절신호생성부(2) 및 내부회로(3)를 포함할 수 있다. 스큐감지부(1)는 제1 스큐감지부(10) 및 제2 스큐감지부(20)를 포함할 수 있다.

제1 스큐감지부(10)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 내부노드(도 2의 nd11)를 구동하는 구동력에 따라 제1 출력신호(OUTR)를 생성할 수 있다. 제1 스큐감지부(10)는 스트로브신호(STR)에 동기되어 제1 출력신호(OUTR)를 출력할 수 있다. 인에이블신호(EN)는 반도체장치의 스큐를 감지하는 테스트모드에 진입하는 경우 인에이블되는 신호로 설정될 수 있다. 입력신호(IN)는 테스트모드에서 기 설정된 레벨을 갖는 신호로 입력될 수 있다. 입력신호(IN)의 기 설정된 레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다. 스트로브신호(STR)는 제1 출력신호(OUTR)를 출력하기 위한 펄스신호로 설정될 수 있다. 제1 출력신호(OUTR)를 생성하기 위한 내부노드(도 2의 nd11)를 구동하는 구동력은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

제2 스큐감지부(20)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 내부노드(도 3의 nd21)를 구동하는 구동력에 따라 제2 출력신호(OUTF)를 생성할 수 있다. 제2 스큐감지부(20)는 스트로브신호(STR)에 동기되어 제2 출력신호(OUTF)를 출력할 수 있다. 스트로브신호(STR)는 제2 출력신호(OUTF)를 출력하기 위한 펄스신호로 설정될 수 있다. 제2 출력신호(OUTF)를 생성하기 위한 내부노드(도 3의 nd21)를 구동하는 구동력은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

즉, 스큐감지부(1)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 내부노드(도 2의 nd11)를 구동하는 구동력에 따라 제1 출력신호(OUTR)를 생성하고, 내부노드(도 3의 nd21)를 구동하는 구동력에 따라 제2 출력신호(OUTF)를 생성할 수 있다.

스큐조절신호생성부(2)는 제1 출력신호(OUTR) 및 제2 출력신호(OUTF)에 의해 내부회로(3)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)를 생성할 수 있다. 내부회로(3)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)의 비트수는 실시예에 따라 다양하게 설정될 수 있다. 내부회로(3)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다.

좀더 구체적으로 내부회로(3)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)의 로직레벨을 보다 구체적으로 설명하면 다음과 같다.

제1 스큐제어신호(SCON<1>)가 로직하이레벨로 인에이블되는 경우는 내부회로(3)에 포함된 PMOS 트랜지스터들의 구동력을 증가시키기 위한 경우이다.

제2 스큐제어신호(SCON<2>)가 로직하이레벨로 인에이블되는 경우는 내부회로(3)에 포함된 PMOS 트랜지스터들의 구동력을 감소시키기 위한 경우이다.

제3 스큐제어신호(SCON<3>)가 로직하이레벨로 인에이블되는 경우는 내부회로(3)에 포함된 NMOS 트랜지스터들의 구동력을 증가시키기 위한 경우이다.

제4 스큐제어신호(SCON<4>)가 로직하이레벨로 인에이블되는 경우는 내부회로(3)에 포함된 NMOS 트랜지스터들의 구동력을 감소시키기 위한 경우이다.

내부회로(3)는 제1 내지 제4 스큐조절신호(SCON<1:4>)에 의해 다수의 트랜지스터들의 스큐가 보상되어 동작할 수 있다. 내부회로(3)는 다수의 PMOS 트랜지스터 및 다수의 NMOS 트랜지스터들을 구비하여 동작하는 일반적인 회로로 구현될 수 있다. 내부회로(3)의 스큐는 지연량, 구동속도, 구동력, 공급전압 및 내부온도 중 적어도 어느 하나 이상을 포함할 수 있다.

도 2를 참고하면, 본 발명의 일 실시예에 따른 제1 스큐감지부(10)는 제1 드라이버(11), 제1 논리부(12), 제1 가변구동부(13) 및 제1 버퍼(14)를 포함할 수 있다.

제1 드라이버(11)는 인버터(IV11), PMOS 트랜지스터인 제1 구동소자(P11) 및 NMOS 트랜지스터인 제2 구동소자(N11)로 구현되어, 입력신호(IN)에 응답하여 내부노드(nd11)를 제1 구동력으로 구동할 수 있다. 내부노드(nd11)를 구동하는 제1 구동력은 제1 구동소자(P11) 및 제2 구동소자(N11)가 내부노드(nd11)를 풀업구동하는 구동력과 풀다운구동하는 구동력을 포함할 수 있다.

좀더 구체적으로, 제1 드라이버(11)의 연결관계에 따라 내부노드(nd11)를 구동하는 동작을 살펴보면 다음과 같다.

인버터(IV11)는 입력신호(IN)를 반전 버퍼링하여 출력한다.

제1 구동소자(P11)는 전원전압(VDD)과 내부노드(nd11) 사이에 위치하고, 인버터(IV11)의 출력신호에 응답하여 내부노드(nd11)를 제1 구동력으로 풀업구동 할 수 있다. 제1 구동소자(P11)가 내부노드(nd11)를 제1 구동력으로 풀업구동하는 동작은 인버터(IV11)의 출력신호가 로직로우레벨인 경우 제1 구동소자(P11)가 턴온되어 내부노드(nd11)를 전원전압(VDD)레벨로 구동하는 구동력을 의미한다.

제2 구동소자(N11)는 내부노드(nd11)와 접지전압(VSS) 사이에 위치하고, 인버터(IV11)의 출력신호에 응답하여 내부노드(nd11)를 제1 구동력으로 풀다운구동 할 수 있다. 제2 구동소자(N11)가 내부노드(nd11)를 제1 구동력으로 풀다운구동하는 동작은 인버터(IV11)의 출력신호가 로직하이레벨인 경우 제2 구동소자(N11)가 턴온되어 내부노드(nd11)를 접지전압(VSS)레벨로 구동하는 구동력을 의미한다.

한편, PMOS 트랜지스터인 제1 구동소자(P11) 및 NMOS 트랜지스터인 제2 구동소자(N11)의 구동력은 내부회로(3)에 구비되는 다수의 PMOS 트랜지스터 및 다수의 NMOS 트랜지스터와 동일한 구동력으로 구현될 수 있다.

제1 논리부(12)는 인버터(IV12), 낸드게이트(NAND11) 및 인버터(IV13)로 구현되어, 인에이블신호(EN)에 응답하여 내부노드(nd11)의 신호를 버퍼링하여 내부노드(nd12)로 출력할 수 있다. 제1 논리부(12)는 인에이블신호(EN)가 로직로우레벨로 인에이블되는 경우 내부노드(nd11)의 신호를 버퍼링하여 내부노드(nd12)로 출력할 수 있다.

제1 가변구동부(13)는 PMOS 트랜지스터인 제1 풀업소자(P12) 및 NMOS 트랜지스터인 제1 풀다운소자(N12)로 구현되어, 내부노드(nd12)의 신호에 응답하여 내부노드(nd11)를 제2 구동력으로 구동할 수 있다. 내부노드(nd11)를 구동하는 제2 구동력은 제1 풀업소자(P12) 및 제1 풀다운소자(N12)가 내부노드(nd11)를 풀업구동하는 구동력과 풀다운구동하는 구동력을 포함할 수 있다. 제1 풀업소자(P12) 및 제1 풀다운소자(N12)의 구동력인 제2 구동력은 실시예에 따라 다양하게 조절될 수 있다.

좀더 구체적으로, 제1 가변구동부(13)의 연결관계에 따라 내부노드(nd11)를 구동하는 동작을 살펴보면 다음과 같다.

제1 풀업소자(P12)는 전원전압(VDD)과 내부노드(nd11) 사이에 위치하고, 내부노드(nd12)의 신호에 응답하여 내부노드(nd11)를 제2 구동력으로 풀업구동 할 수 있다. 제1 풀업소자(P12)가 내부노드(nd11)를 제2 구동력으로 풀업구동하는 동작은 내부노드(nd12)의 신호가 로직로우레벨인 경우 제1 풀업소자(P12)가 턴온되어 내부노드(nd11)를 전원전압(VDD)레벨로 구동하는 구동력을 의미한다.

제1 풀다운소자(N12)는 내부노드(nd11)와 접지전압(VSS) 사이에 위치하고, 내부노드(nd12)의 신호에 응답하여 내부노드(nd11)를 제2 구동력으로 풀다운구동 할 수 있다. 제1 풀다운소자(N12)가 내부노드(nd11)를 제2 구동력으로 풀다운구동하는 동작은 내부노드(nd12)의 신호가 로직하이레벨인 경우 제1 풀다운소자(N12)가 턴온되어 내부노드(nd11)를 접지전압(VSS)레벨로 구동하는 구동력을 의미한다.

제1 버퍼(14)는 인버터들(IV14,IV15)로 구현되어 스트로브신호(STR)에 동기되어 내부노드(nd12)의 신호를 반전 버퍼링하여 제1 출력신호(OUTR)로 출력할 수 있다. 제1 버퍼(14)는 로직하이레벨의 스트로브신호(STR)에 응답하여 내부노드(nd12)의 신호를 반전 버퍼링하여 제1 출력신호(OUTR)로 출력할 수 있다.

도 3을 참고하면, 본 발명의 일 실시예에 따른 제2 스큐감지부(20)는 제2 드라이버(21), 제2 논리부(22), 제2 가변구동부(23) 및 제2 버퍼(24)를 포함할 수 있다.

제2 드라이버(21)는 PMOS 트랜지스터인 제3 구동소자(P21) 및 NMOS 트랜지스터인 제4 구동소자(N21)로 구현되어, 입력신호(IN)에 응답하여 내부노드(nd21)를 제1 구동력으로 구동할 수 있다. 내부노드(nd21)를 구동하는 제1 구동력은 제3 구동소자(P21) 및 제4 구동소자(N21)가 내부노드(nd21)를 풀업구동하는 구동력과 풀다운구동하는 구동력을 포함할 수 있다.

좀더 구체적으로, 제2 드라이버(21)의 연결관계에 따라 내부노드(nd21)를 구동하는 동작을 살펴보면 다음과 같다.

제3 구동소자(P21)는 전원전압(VDD)과 내부노드(nd21) 사이에 위치하고, 입력신호(IN)에 응답하여 내부노드(nd21)를 제1 구동력으로 풀업구동 할 수 있다. 제3 구동소자(P21)가 내부노드(nd21)를 제1 구동력으로 풀업구동하는 동작은 입력신호(IN)가 로직로우레벨인 경우 제3 구동소자(P21)가 턴온되어 내부노드(nd21)를 전원전압(VDD)레벨로 구동하는 구동력을 의미한다.

제4 구동소자(N21)는 내부노드(nd21)와 접지전압(VSS) 사이에 위치하고, 입력신호(IN)에 응답하여 내부노드(nd21)를 제1 구동력으로 풀다운구동 할 수 있다. 제4 구동소자(N21)가 내부노드(nd21)를 제1 구동력으로 풀다운구동하는 동작은 입력신호(IN)가 로직하이레벨인 경우 제4 구동소자(N21)가 턴온되어 내부노드(nd21)를 접지전압(VSS)레벨로 구동하는 구동력을 의미한다.

한편, PMOS 트랜지스터인 제3 구동소자(P21) 및 NMOS 트랜지스터인 제4 구동소자(N21)의 구동력은 내부회로(3)에 구비되는 다수의 PMOS 트랜지스터 및 다수의 NMOS 트랜지스터와 동일한 구동력으로 구현될 수 있다.

제2 논리부(22)는 노어게이트(NOR11) 및 인버터(IV21)로 구현되어, 인에이블신호(EN)에 응답하여 내부노드(nd21)의 신호를 버퍼링하여 내부노드(nd22)로 출력할 수 있다. 제2 논리부(22)는 인에이블신호(EN)가 로직로우레벨로 인에이블되는 경우 내부노드(nd21)의 신호를 버퍼링하여 내부노드(nd22)로 출력할 수 있다.

제2 가변구동부(23)는 PMOS 트랜지스터인 제2 풀업소자(P22) 및 NMOS 트랜지스터인 제2 풀다운소자(N22)로 구현되어, 내부노드(nd22)의 신호에 응답하여 내부노드(nd21)를 제2 구동력으로 구동할 수 있다. 내부노드(nd21)를 구동하는 제2 구동력은 제2 풀업소자(P22) 및 제2 풀다운소자(N22)가 내부노드(nd21)를 풀업구동하는 구동력과 풀다운구동하는 구동력을 포함할 수 있다. 제2 풀업소자(P22) 및 제2 풀다운소자(N22)의 구동력인 제2 구동력은 실시예에 따라 다양하게 조절될 수 있다.

좀더 구체적으로, 제2 가변구동부(23)의 연결관계에 따라 내부노드(nd21)를 구동하는 동작을 살펴보면 다음과 같다.

제2 풀업소자(P22)는 전원전압(VDD)과 내부노드(nd21) 사이에 위치하고, 내부노드(nd22)의 신호에 응답하여 내부노드(nd21)를 제2 구동력으로 풀업구동 할 수 있다. 제2 풀업소자(P22)가 내부노드(nd21)를 제2 구동력으로 풀업구동하는 동작은 내부노드(nd22)의 신호가 로직로우레벨인 경우 제2 풀업소자(P22)가 턴온되어 내부노드(nd21)를 전원전압(VDD)레벨로 구동하는 구동력을 의미한다.

제2 풀다운소자(N22)는 내부노드(nd21)와 접지전압(VSS) 사이에 위치하고, 내부노드(nd22)의 신호에 응답하여 내부노드(nd21)를 제2 구동력으로 풀다운구동 할 수 있다. 제2 풀다운소자(N22)가 내부노드(nd21)를 제2 구동력으로 풀다운구동하는 동작은 내부노드(nd22)의 신호가 로직하이레벨인 경우 제2 풀다운소자(N22)가 턴온되어 내부노드(nd21)를 접지전압(VSS)레벨로 구동하는 구동력을 의미한다.

제2 버퍼(24)는 인버터들(IV22,IV23,IV24)로 구현되어 스트로브신호(STR)에 동기되어 내부노드(nd22)의 신호를 버퍼링하여 제2 출력신호(OUTF)로 출력할 수 있다. 제2 버퍼(24)는 로직하이레벨의 스트로브신호(STR)에 응답하여 내부노드(nd22)의 신호를 버퍼링하여 제2 출력신호(OUTF)로 출력할 수 있다.

이와 같이 구성된 본 발명의 일 실시예에 따른 반도체장치의 동작을 도 4 내지 도 7을 참고하여 설명하되, 드라이버에 포함된 구동소자들의 스큐를 감지하는 동작을 예를 들어 설명하면 다음과 같다.

우선, 도 4를 참고하여 제1 드라이버(11)의 PMOS 트랜지스터인 제1 구동소자(P11)의 스큐를 감지하는 동작을 설명하되, 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 제1 가변구동부(13)의 제1 풀다운소자(N12)의 제2 구동력보다 작은 경우를 설명하면 다음과 같다.

T1 시점에 인에이블신호(EN)가 로직로우레벨로 인에이블된다.

T2 시점에 입력신호(IN)가 로직하이레벨로 입력된다.

제1 드라이버(11)에 포함된 제1 구동소자(P11)는 인버터(IV11)의 출력신호가 로직로우레벨이므로 내부노드(nd11)를 제1 구동력으로 풀업구동한다. 이때, 제2 구동소자(N11)는 인버터(IV11)의 출력신호가 로직로우레벨이므로 턴오프된다.

제1 논리부(12)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd11)가 로직하이레벨로 구동되므로 내부노드(nd12)를 로직하이레벨로 구동한다.

제1 가변구동부(13)의 제1 풀다운소자(N12)는 내부노드(nd12)가 로직하이레벨로 구동되므로 내부노드(nd11)를 제2 구동력으로 풀다운구동한다. 이때, 제1 풀업소자(P12)는 내부노드(nd12)가 로직하이레벨이므로 턴오프된다.

여기서, 내부노드(nd11)는 제1 구동소자(P11)의 제1 구동력과 제1 풀다운소자(N12)의 제2 구동력의 합으로 구동된다.

즉, 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 제1 풀다운소자(N12)의 제2 구동력보다 작은 경우 내부노드(nd11)는 점차 풀다운구동된다.

T3 시점에 스트로브신호(STR)가 로직하이레벨로 입력된다.

제1 논리부(12)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd11)가 로직로우레벨이므로 내부노드(nd12)를 로직로우레벨로 구동한다.

제1 버퍼(14)는 로직하이레벨의 스트로브신호(STR)에 동기되어 내부노드(nd12)의 신호를 반전 버퍼링하여 로직하이레벨의 제1 출력신호(OUTR)를 생성한다. 여기서, 제1 출력신호(OUTR)가 로직하이레벨로 생성되는 경우는 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 정상(Typical)보다 느린(Slow) 경우를 의미한다. 또한, 실시예에 따라 제1 출력신호(OUTR)가 로직로우레벨로 생성되는 경우는 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 정상(Typical)인 경우를 의미할 수 있다.

다음으로, 도 5를 참고하여 제1 드라이버(11)의 PMOS 트랜지스터인 제1 구동소자(P11)의 스큐를 감지하는 동작을 설명하되, 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 제1 가변구동부(13)의 제1 풀다운소자(N12)의 제2 구동력보다 큰 경우를 설명하면 다음과 같다.

T4 시점에 인에이블신호(EN)가 로직로우레벨로 인에이블된다.

T5 시점에 입력신호(IN)가 로직하이레벨로 입력된다.

제1 논리부(12)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd11)가 로직하이레벨이므로 내부노드(nd12)를 로직하이레벨로 구동한다.

즉, 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 제1 풀다운소자(N12)의 제2 구동력보다 큰 경우 내부노드(nd11)는 풀다운 구동되지 않는다.

T6 시점에 스트로브신호(STR)가 로직하이레벨로 입력된다.

제1 버퍼(14)는 로직하이레벨의 스트로브신호(STR)에 동기되어 내부노드(nd12)의 신호를 반전 버퍼링하여 로직로우레벨의 제1 출력신호(OUTR)를 생성한다. 여기서, 제1 출력신호(OUTR)가 로직로우레벨로 생성되는 경우는 제1 구동소자(P11)의 스큐에 따른 제1 구동력이 정상(Typical)보다 빠른(Fast) 경우를 의미한다.

다음으로, 도 6을 참고하여 제2 드라이버(21)의 NMOS 트랜지스터인 제4 구동소자(N21)의 스큐를 감지하는 동작을 설명하되, 제4 구동소자(N21)의 스큐에 따른 제1 구동력이 제2 가변구동부(23)의 제2 풀업소자(P22)의 제2 구동력보다 작은 경우를 설명하면 다음과 같다.

T11 시점에 인에이블신호(EN)가 로직로우레벨로 인에이블된다.

T12 시점에 입력신호(IN)가 로직하이레벨로 입력된다.

제2 드라이버(21)에 포함된 제4 구동소자(N21)는 입력신호(IN)가 로직하이레벨이므로 내부노드(nd21)를 제1 구동력으로 풀다운구동한다. 이때, 제3 구동소자(P21)는 입력신호(IN)가 로직하이레벨이므로 턴오프된다.

제2 논리부(22)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd11)가 로직로우레벨로 구동되므로 내부노드(nd22)를 로직로우레벨로 구동한다.

제2 가변구동부(23)의 제2 풀업소자(P22)는 내부노드(nd22)가 로직로우레벨로 구동되므로 내부노드(nd21)를 제2 구동력으로 풀업구동한다. 이때, 제2 풀다운소자(N22)는 내부노드(nd22)가 로직로우레벨이므로 턴오프된다.

여기서, 내부노드(nd21)는 제4 구동소자(N21)의 제1 구동력과 제2 풀업소자(P21)의 제2 구동력의 합으로 구동된다.

즉, 제4 구동소자(N21)의 스큐에 따른 제1 구동력이 제2 풀업소자(P21)의 제2 구동력보다 작은 경우 내부노드(nd21)는 점차 풀업 구동된다.

T13 시점에 스트로브신호(STR)가 로직하이레벨로 입력된다.

제2 논리부(22)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd21)가 로직하이레벨이므로 내부노드(nd22)를 로직하이레벨로 구동한다.

제2 버퍼(24)는 로직하이레벨의 스트로브신호(STR)에 동기되어 내부노드(nd22)의 신호를 버퍼링하여 로직하이레벨의 제2 출력신호(OUTF)를 생성한다. 여기서, 제2 출력신호(OUTF)가 로직하이레벨로 생성되는 경우는 제4 구동소자(N21)의 스큐에 따른 제1 구동력이 정상(Typical)보다 느린(Slow) 경우를 의미한다. 또한, 실시예에 따라 제2 출력신호(OUTF)가 로직하이레벨로 생성되는 경우는 제4 구동소자(N22)의 스큐에 따른 제1 구동력이 정상(Typical)인 경우를 의미할 수 있다.

다음으로, 도 7을 참고하여 제2 드라이버(21)의 NMOS 트랜지스터인 제4 구동소자(N21)의 스큐를 감지하는 동작을 설명하되, 제4 구동소자(N21)의 스큐에 따른 제1 구동력이 제2 가변구동부(23)의 제2 풀업소자(P22)의 제2 구동력보다 큰 경우를 설명하면 다음과 같다.

T14 시점에 인에이블신호(EN)가 로직로우레벨로 인에이블된다.

T15 시점에 입력신호(IN)가 로직하이레벨로 입력된다.

제2 드라이버(21)에 포함된 제4 구동소자(N21)는 입력신호(IN)가 로직하이레벨이므로 내부노드(nd21)를 제1 구동력으로 풀다운구동한다. 이때, 제3 구동소자(P21)는 입력신호가 로직하이레벨이므로 턴오프된다.

제2 논리부(22)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd21)가 로직로우레벨로 구동되므로 내부노드(nd22)를 로직로우레벨로 구동한다.

제2 가변구동부(23)의 제2 풀업소자(P22)는 내부노드(nd12)가 로직로우레벨로 구동되므로 내부노드(nd21)를 제2 구동력으로 풀업구동한다. 이때, 제2 풀다운소자(N22)는 내부노드(nd22)가 로직로우레벨이므로 턴오프된다.

여기서, 내부노드(nd21)는 제4 구동소자(N21)의 제1 구동력과 제2 풀업소자(P22)의 제2 구동력의 합으로 구동된다.

즉, 제4 구동소자(N21)의 스큐에 따른 제1 구동력이 제2 풀업소자(P22)의 제2 구동력보다 큰 경우 내부노드(nd21)는 풀업구동되지 않는다.

T16 시점에 스트로브신호(STR)가 로직하이레벨로 입력된다.

제2 논리부(22)는 로직로우레벨의 인에이블신호(EN)에 응답하여 내부노드(nd21)가 로직로우레벨이므로 내부노드(nd22)를 로직로우레벨로 구동한다.

제2 버퍼(24)는 로직하이레벨의 스트로브신호(STR)에 동기되어 내부노드(nd22)의 신호를 버퍼링하여 로직로우레벨의 제2 출력신호(OUTF)를 생성한다. 여기서, 제2 출력신호(OUTF)가 로직로우레벨로 생성되는 경우는 제4 구동소자(N21)의 스큐에 따른 제1 구동력이 정상(Typical)보다 빠른(Fast) 경우를 의미한다.

이와 같은 본 발명의 일 실시예에 따른 반도체장치의 동작을 도 1 내지 도 7을 참고하여 설명하되, 제1 구동소자(P11)의 스큐에 따른 구동력이 정상(Typical)보다 느린(Slow) 경우와 제4 구동소자(N21)의 스큐에 따른 구동력이 정상(Typical)보다 빠른(Fast) 경우를 예를 들어 설명하면 다음과 같다.

제1 스큐감지부(10)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 내부노드(도 2의 nd11)를 구동하는 구동력에 따라 제1 출력신호(OUTR)를 생성한다. 여기서, 제1 출력신호(OUTR)는 앞서 도 4에 도시된 바와 같이 로직하이레벨로 생성된다.

제2 스큐감지부(20)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 내부노드(도 3의 nd21)를 구동하는 구동력에 따라 제2 출력신호(OUTF)를 생성할 수 있다. 여기서, 제2 출력신호(OUTF)는 앞서 도 7에 도시된 바와 같이 로직로우레벨로 생성된다.

스큐조절신호생성부(2)는 로직하이레벨의 제1 출력신호(OUTR) 및 로직로우레벨의 제2 출력신호(OUTF)를 입력 받아 제1 내지 제4 스큐제어신호(SCON<1:4>) 중 제1 스큐제어신호(SCON<1>)와 제4 스큐제어신호(SCON<4>)를 로직하이레벨로 생성한다.

내부회로(3)는 로직하이레벨의 제1 스큐제어신호(SCON<1>)를 입력 받아 내부회로(3)에 포함된 다수의 PMOS 트랜지스터들의 구동력을 증가시켜 동작한다. 그리고, 내부회로(3)는 로직하이레벨의 제4 스큐제어신호(SCON<4>)를 입력 받아 내부회로(3)에 포함된 다수의 NMOS 트랜지스터들의 구동력을 감소시켜 동작한다.

이와 같이 본 발명의 일 실시예에 따른 반도체장치는 반도체장치에 구비되는 트랜지스터들의 스큐를 감지할 수 있다. 또한, 반도체장치에 구비되는 트랜지스터들의 스큐를 감지하고, 감지된 스큐에 따라 내부회로의 스큐를 보상함으로써 내부회로의 동작 오류를 방지할 수 있다.

도 8은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.

도 8에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체장치는 제어부(4), 스큐감지부(5), 스큐조절신호생성부(6) 및 내부회로(7)를 포함할 수 있다. 제어부(4)는 카운터(30) 및 스트로브신호생성부(40)를 포함할 수 있다. 스큐감지부(5)는 제1 스큐감지부(50) 및 제2 스큐감지부(60)를 포함할 수 있다.

카운터(30)는 인에이블신호(EN)에 응답하여 순차적으로 카운팅되는 제1 내지 제4 카운팅신호(CNT<1:4>)를 생성할 수 있다. 카운터(30)는 인에이블신호(EN)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)의 순서에 관계없이 어느 카운팅신호라도 먼저 생성할 수 있다. 예를 들어 제1 카운팅신호(CNT<1>) 생성 후 제3 카운팅신호(CNT<3>)가 생성되고, 제3 카운팅신호(CNT<3>) 생성 후 제2 카운팅신호(CNT<2>)가 생성되며, 제3 카운팅신호(CNT<3>) 생성 후 제2 카운팅신호(CNT<2>)가 생성되고, 제2 카운팅신호(CNT<2>) 생성 후 제4 카운팅신호(CNT<4>)가 생성될 수 있다. 또한, 제1 내지 제4 카운팅신호(CNT<1:4>)는 실시예에 따라 필요한 횟수만큼 카운팅되어 생성될 수 있다.

스트로브신호생성부(40)는 클럭(CLK)에 응답하여 소정 구간 발생하는 펄스를 포함하는 스트로브신호(STR)를 생성할 수 있다.

제1 스큐감지부(50)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)의 조합에 따라 내부노드(도 9의 nd51)를 구동하는 구동력이 조절되고, 내부노드(도 9의 nd51)를 구동하는 구동력에 따라 제1 출력신호(OUTR)를 생성할 수 있다. 제1 스큐감지부(50)는 스트로브신호(STR)에 동기되어 제1 출력신호(OUTR)를 출력할 수 있다. 인에이블신호(EN)는 반도체장치의 스큐를 감지하는 테스트모드에 진입하는 경우 인에이블되는 신호로 설정될 수 있다. 입력신호(IN)는 테스트모드에서 기 설정된 레벨을 갖는 신호로 입력될 수 있다. 입력신호(IN)의 기 설정된 레벨은 실시예에 따라 로직하이레벨 또는 로직로우레벨로 설정될 수 있다. 제1 출력신호(OUTR)를 생성하기 위한 내부노드(도 9의 nd51)를 구동하는 구동력은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

제2 스큐감지부(60)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)의 조합에 따라 내부노드(도 11의 nd61)를 구동하는 구동력이 조절되고, 내부노드(도 11의 nd61)를 구동하는 구동력에 따라 제2 출력신호(OUTF)를 생성할 수 있다. 제2 스큐감지부(60)는 스트로브신호(STR)에 동기되어 제2 출력신호(OUTF)를 출력할 수 있다. 제2 출력신호(OUTF)를 생성하기 위한 내부노드(도 11의 nd61)를 구동하는 구동력은 후술하는 구성을 통해 구체적으로 설명하도록 한다.

즉, 스큐감지부(5)는 인에이블신호(EN) 및 입력신호(IN)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)의 조합에 따라 내부노드들(도 9의 nd51, 도 11의 nd61)을 구동하는 구동력이 조절되고, 내부노드들(도 9의 nd51)를 구동하는 구동력에 따라 제1 출력신호(OUTR)를 생성하고, 내부노드(도 11의 nd61)를 구동하는 구동력에 따라 제2 출력신호(OUTF)를 생성할 수 있다.

스큐조절신호생성부(6)는 제1 출력신호(OUTR) 및 제2 출력신호(OUTF)에 의해 내부회로(7)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)를 생성할 수 있다. 내부회로(7)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)의 비트수는 실시예에 따라 다양하게 설정될 수 있다. 내부회로(7)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다.

좀더 구체적으로 내부회로(7)의 스큐를 조절하기 위한 제1 내지 제4 스큐조절신호(SCON<1:4>)의 로직레벨을 보다 구체적으로 설명하면 다음과 같다.

제1 스큐제어신호(SCON<1>)가 로직하이레벨로 인에이블되는 경우는 내부회로(7)에 포함된 PMOS 트랜지스터들의 구동력을 증가시키기 위한 경우이다.

제2 스큐제어신호(SCON<2>)가 로직하이레벨로 인에이블되는 경우는 내부회로(7)에 포함된 PMOS 트랜지스터들의 구동력을 감소시키기 위한 경우이다.

제3 스큐제어신호(SCON<3>)가 로직하이레벨로 인에이블되는 경우는 내부회로(7)에 포함된 NMOS 트랜지스터들의 구동력을 증가시키기 위한 경우이다.

제4 스큐제어신호(SCON<4>)가 로직하이레벨로 인에이블되는 경우는 내부회로(7)에 포함된 NMOS 트랜지스터들의 구동력을 감소시키기 위한 경우이다.

내부회로(7)는 제1 내지 제4 스큐조절신호(SCON<1:4>)에 의해 다수의 트랜지스터들의 스큐가 보상되어 동작할 수 있다. 내부회로(7)는 다수의 PMOS 트랜지스터 및 다수의 NMOS 트랜지스터들을 구비하여 동작을 수행하는 일반적인 회로로 구현될 수 있다. 내부회로(7)의 스큐는 지연량, 구동속도, 구동력, 공급전압 및 내부온도 중 적어도 어느 하나 이상을 포함할 수 있다.

도 9를 참고하면, 본 발명의 다른 실시예에 따른 제1 스큐감지부(50)는 제1 드라이버(51), 제1 논리부(52), 제1 가변구동부(53) 및 제1 버퍼(54)를 포함할 수 있다.

제1 드라이버(51)는 인버터들(IV51,IV52)로 구현되어, 입력신호(IN)에 응답하여 내부노드(nd11)를 제1 구동력으로 구동할 수 있다. 제1 드라이버(51)는 도 2에 도시된 제1 드라이버(11)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 또한, 인버터(IV52)는 도 2에 도시된 제1 구동소자(P11) 및 제2 구동소자(N11)과 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

제1 논리부(52)는 인버터(IV53), 낸드게이트(NAND51) 및 인버터(IV54)로 구현되어, 인에이블신호(EN)에 응답하여 내부노드(nd51)의 신호를 버퍼링하여 제1 지연신호(ID1)를 생성하고, 제1 지연신호(ID1)를 내부노드(nd52)로 출력할 수 있다. 제1 논리부(52)는 인에이블신호(EN)가 로직로우레벨로 인에이블되는 경우 내부노드(nd51)의 신호를 버퍼링하여 제1 지연신호(ID1)를 생성하고, 제1 지연신호(ID1)를 내부노드(nd52)로 출력할 수 있다.

제1 가변구동부(53)는 제1 지연신호(ID1)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)에 의해 내부노드(nd51)를 구동하는 구동력이 조절되고, 내부노드(nd51)를 제2 구동력으로 구동할 수 있다. 제2 구동력은 제1 내지 제4 카운팅신호(CNT<1:4>)에 의해 다양하게 조절될 수 있다.

제1 버퍼(54)는 인버터들(IV54,IV55)로 구현되어 스트로브신호(STR)에 동기되어 내부노드(nd52)의 신호를 반전 버퍼링하여 제1 출력신호(OUTR)로 출력할 수 있다. 제1 버퍼(54)는 로직하이레벨의 스트로브신호(STR)에 응답하여 내부노드(nd52)의 신호를 반전 버퍼링하여 제1 출력신호(OUTR)로 출력할 수 있다.

도 10을 참고하면, 본 발명의 다른 실시예에 따른 제1 가변구동부(53)는 제1 풀업풀다운신호생성부(531), 제1 구동부(532), 제2 구동부(533) 및 제3 구동부(534)를 포함할 수 있다.

제1 풀업풀다운신호생성부(531)는 낸드게이트들(NAND52, NAND53, NAND54, NAND55)로 구현되어, 입력신호(IN)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)에 따라 인에이블되는 제1 및 제2 풀업신호(PU<1:2>)와 제1 및 제2 풀다운신호(PD<1:2>)를 생성할 수 있다.

제1 구동부(532)는 제1 지연신호(ID1)에 응답하여 내부노드(nd51)를 구동한다.

제2 구동부(533)는 제1 풀업신호(PU<1>) 및 제2 풀다운신호(PD<2>)에 응답하여 내부노드(nd51)를 구동한다.

제3 구동부(534)는 제2 풀업신호(PU<2>) 및 제1 풀다운신호(PD<1>)에 응답하여 내부노드(nd51)를 구동한다.

여기서, 제1 가변구동부(53)가 내부노드(nd51)를 구동하는 제2 구동력은 제1 구동부(532), 제2 구동부(533) 및 제3 구동부(534)가 내부노드(nd51)를 구동하는 구동력의 합으로 설정될 수 있다. 제2 구동부(533)의 구동력은 실시예에 따라 제3 구동부(534)보다 크거나 작을 수 있다.

좀더 구체적으로, 제1 풀업풀다운신호생성부(531)가 입력신호(IN) 및 제1 내지 제4 카운팅신호(CNT<1:4>)의 조합에 따라 제1 및 제2 풀업신호(PU<1:2>)와 제1 및 제2 풀다운신호(PD<1:2>)를 생성하는 동작을 살펴보면 다음과 같다.

제1 풀업풀다운신호생성부(531)는 입력신호(IN)가 로직하이레벨로 생성되고 제1 카운팅신호(CNT<1>)가 로직하이레벨로 생성되는 시점에 로직로우레벨로 인에이블되는 제1 풀업신호(PU<1>)를 생성할 수 있다.

제1 풀업풀다운신호생성부(531)는 입력신호(IN)가 로직하이레벨로 생성되고 제2 카운팅신호(CNT<2>)가 로직하이레벨로 생성되는 시점에 로직로우레벨로 인에이블되는 제2 풀업신호(PU<2>)를 생성할 수 있다.

제1 풀업풀다운신호생성부(531)는 입력신호(IN)가 로직하이레벨로 생성되고 제3 카운팅신호(CNT<3>)가 로직하이레벨로 생성되는 시점에 로직하이레벨로 인에이블되는 제1 풀다운신호(PD<1>)를 생성할 수 있다.

제1 풀업풀다운신호생성부(531)는 입력신호(IN)가 로직하이레벨로 생성되고 제4 카운팅신호(CNT<4>)가 로직하이레벨로 생성되는 시점에 로직하이레벨로 인에이블되는 제2 풀다운신호(PD<2>)를 생성할 수 있다.

좀더 구체적으로, 제1 내지 제3 구동부(532,533,534)의 연결관계에 따라 내부노드(nd51)를 구동하는 동작을 살펴보면 다음과 같다.

제1 구동부(532)는 전원전압(VDD)과 내부노드(nd51) 사이에 위치하는 PMOS 트랜지스터인 제1 풀업소자(P51) 및 내부노드(nd51)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터인 제1 풀다운소자(N51)로 구현되어, 제1 지연신호(ID1)에 응답하여 내부노드(nd51)를 구동할 수 있다.

제2 구동부(533)는 전원전압(VDD)과 내부노드(nd51) 사이에 위치하는 PMOS 트랜지스터인 제2 풀업소자(P52) 및 내부노드(nd51)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터인 제2 풀다운소자(N52)로 구현되어, 제1 풀업신호(PU<1>) 및 제2 풀다운신호(PD<2>)에 응답하여 내부노드(nd51)를 구동할 수 있다.

제3 구동부(534)는 전원전압(VDD)과 내부노드(nd51) 사이에 위치하는 PMOS 트랜지스터인 제3 풀업소자(P53) 및 내부노드(nd51)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터인 제3 풀다운소자(N53)로 구현되어, 제2 풀업신호(PU<2>) 및 제1 풀다운신호(PD<1>)에 응답하여 내부노드(nd51)를 구동할 수 있다.

여기서, 본 발명의 다른 실시예에 따른 제1 내지 제3 구동부(532,533,534)의 동작은 제1 내지 제4 카운팅신호(CNT<1:4>)에 의해 제1 내지 제3 구동부(532,533,534)가 선택적으로 구동되어 구동력이 조절될 뿐, 도 2에 도시된 제1 가변구동부(13)를 통해 당업자가 용이하게 구현할 수 있으므로 구체적인 설명은 생략한다.

도 11을 참고하면, 본 발명의 다른 실시예에 따른 제2 스큐감지부(60)는 제2 드라이버(61), 제2 논리부(62), 제2 가변구동부(63) 및 제2 버퍼(64)를 포함할 수 있다.

제2 드라이버(61)는 인버터(IV61)로 구현되어, 입력신호(IN)에 응답하여 내부노드(nd61)를 제1 구동력으로 구동할 수 있다. 제2 드라이버(61)는 도 3에 도시된 제2 드라이버(21)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 또한, 인버터(IV61)는 도 3에 도시된 제3 구동소자(P21) 및 제4 구동소자(N21)과 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

제2 논리부(62)는 노어게이트(NOR61) 및 인버터(IV62)로 구현되어, 인에이블신호(EN)에 응답하여 내부노드(nd61)의 신호를 버퍼링하여 제2 지연신호(ID2)를 생성하여 내부노드(nd62)로 출력할 수 있다. 제2 논리부(62)는 인에이블신호(EN)가 로직로우레벨로 인에이블되는 경우 내부노드(nd61)의 신호를 버퍼링하여 제2 지연신호(ID2)를 생성하고, 제2 지연신호(ID2)를 내부노드(nd62)로 출력할 수 있다.

제2 가변구동부(63)는 제2 지연신호(ID2)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)에 의해 구동력이 조절되어 내부노드(nd61)를 제2 구동력으로 구동할 수 있다. 제2 구동력은 제1 내지 제4 카운팅신호(CNT<1:4>)에 의해 다양하게 조절될 수 있다.

제2 버퍼(64)는 인버터들(IV63,IV64,IV65)로 구현되어 스트로브신호(STR)에 동기되어 내부노드(nd62)의 신호를 버퍼링하여 제2 출력신호(OUTF)로 출력할 수 있다. 제2 버퍼(64)는 로직하이레벨의 스트로브신호(STR)에 응답하여 내부노드(nd62)의 신호를 버퍼링하여 제2 출력신호(OUTF)로 출력할 수 있다.

도 12를 참고하면, 본 발명의 다른 실시예에 따른 제2 가변구동부(63)는 제2 풀업풀다운신호생성부(631), 제4 구동부(632), 제5 구동부(633) 및 제6 구동부(634)를 포함할 수 있다.

제2 풀업풀다운신호생성부(631)는 낸드게이트들(NAND61, NAND62, NAND63, NAND64)로 구현되어, 입력신호(IN)에 응답하여 제1 내지 제4 카운팅신호(CNT<1:4>)에 따라 인에이블되는 제3 및 제4 풀업신호(PU<3:4>)와 제3 및 제4 풀다운신호(PD<3:4>)를 생성할 수 있다.

제4 구동부(632)는 제2 지연신호(ID2)에 응답하여 내부노드(nd61)를 구동한다.

제5 구동부(633)는 제3 풀업신호(PU<3>) 및 제4 풀다운신호(PD<4>)에 응답하여 내부노드(nd61)를 구동한다.

제6 구동부(634)는 제4 풀업신호(PU<4>) 및 제3 풀다운신호(PD<3>)에 응답하여 내부노드(nd61)를 구동한다.

여기서, 제2 가변구동부(63)가 내부노드(nd61)를 구동하는 제2 구동력은 제4 구동부(632), 제5 구동부(633) 및 제6 구동부(634)가 내부노드(nd61)를 구동하는 구동력의 합으로 설정될 수 있다. 제5 구동부(633)의 구동력은 실시예에 따라 제6 구동부(634)보다 크거나 작을 수 있다.

좀더 구체적으로, 제2 풀업풀다운신호생성부(631)가 입력신호(IN) 및 제1 내지 제4 카운팅신호(CNT<1:4>)의 조합에 따라 제3 및 제4 풀업신호(PU<3:4>)와 제3 및 제4 풀다운신호(PD<3:4>)를 생성하는 동작을 살펴보면 다음과 같다.

제2 풀업풀다운신호생성부(631)는 입력신호(IN)가 로직하이레벨로 생성되고 제1 카운팅신호(CNT<1>)가 로직하이레벨로 생성되는 시점에 로직로우레벨로 인에이블되는 제3 풀업신호(PU<3>)를 생성할 수 있다.

제2 풀업풀다운신호생성부(631)는 입력신호(IN)가 로직하이레벨로 생성되고 제2 카운팅신호(CNT<2>)가 로직하이레벨로 생성되는 시점에 로직로우레벨로 인에이블되는 제4 풀업신호(PU<4>)를 생성할 수 있다.

제2 풀업풀다운신호생성부(631)는 입력신호(IN)가 로직하이레벨로 생성되고 제3 카운팅신호(CNT<3>)가 로직하이레벨로 생성되는 시점에 로직하이레벨로 인에이블되는 제3 풀다운신호(PD<3>)를 생성할 수 있다.

제2 풀업풀다운신호생성부(631)는 입력신호(IN)가 로직하이레벨로 생성되고 제4 카운팅신호(CNT<4>)가 로직하이레벨로 생성되는 시점에 로직하이레벨로 인에이블되는 제4 풀다운신호(PD<4>)를 생성할 수 있다.

좀더 구체적으로, 제4 내지 제6 구동부(632,633,634)의 연결관계에 따라 내부노드(nd61)를 구동하는 동작을 살펴보면 다음과 같다.

제4 구동부(632)는 전원전압(VDD)과 내부노드(nd61) 사이에 위치하는 PMOS 트랜지스터인 제4 풀업소자(P61) 및 내부노드(nd61)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터인 제4 풀다운소자(N61)로 구현되어, 제2 지연신호(ID2)에 응답하여 내부노드(nd61)를 구동할 수 있다.

제5 구동부(633)는 전원전압(VDD)과 내부노드(nd61) 사이에 위치하는 PMOS 트랜지스터인 제5 풀업소자(P62) 및 내부노드(nd61)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터인 제5 풀다운소자(N62)로 구현되어, 제3 풀업신호(PU<3>) 및 제4 풀다운신호(PD<4>)에 응답하여 내부노드(nd61)를 구동할 수 있다.

제6 구동부(634)는 전원전압(VDD)과 내부노드(nd61) 사이에 위치하는 PMOS 트랜지스터인 제6 풀업소자(P63) 및 내부노드(nd61)와 접지전압(VSS) 사이에 위치하는 NMOS 트랜지스터인 제6 풀다운소자(N63)로 구현되어, 제4 풀업신호(PU<4>) 및 제3 풀다운신호(PD<3>)에 응답하여 내부노드(nd61)를 구동할 수 있다.

여기서, 본 발명의 다른 실시예에 따른 제4 내지 제6 구동부(632,633,634)의 동작은 제1 내지 제4 카운팅신호(CNT<1:4>)에 의해 제4 내지 제6 구동부(632,633,634)가 선택적으로 구동되어 구동력이 조절될 뿐, 도 3에 도시된 제2 가변구동부(23)를 통해 당업자가 용이하게 구현할 수 있으므로 구체적인 설명은 생략한다.

제1 실시예
1. 스큐감지부 2. 스큐조절신호생성부
3. 내부회로 10. 제1 스큐감지부
11. 제1 드라이버 12. 제1 논리부
13. 제1 가변구동부 14. 제1 버퍼
20. 제2 스큐감지부 21. 제2 드라이버
22. 제2 논리부 23. 제2 가변구동부
24. 제2 버퍼
제2 실시예
4. 제어부 5. 스큐감지부
6. 스큐조절신호생성부 7. 내부회로
30. 카운터 40. 스트로브신호생성부
50. 제1 스큐감지부 51. 제1 드라이버
52. 제1 논리부 53. 제1 가변구동부
54. 제1 버퍼 60. 제2 스큐감지부
61. 제2 드라이버 62. 제2 논리부
63. 제2 가변구동부 64. 제2 버퍼
531. 제1 풀업풀다운신호생성부 532. 제1 구동부
533. 제2 구동부 534. 제3 구동부
631. 제2 풀업풀다운신호생성부 632. 제4 구동부
633. 제5 구동부 634. 제6 구동부

Claims

입력신호에 응답하여 제1 내부노드를 구동하는 구동력에 따라 제1 출력신호를 생성하고, 제2 내부노드를 구동하는 구동력에 따라 제2 출력신호를 생성하는 스큐감지부; 및
상기 제1 및 제2 출력신호에 의해 내부회로의 스큐를 조절하기 위한 스큐조절신호를 생성하는 스큐조절신호생성부를 포함하는 반도체장치.
제 1 항에 있어서, 상기 제1 출력신호는 상기 제1 내부노드를 구동하는 제1 구동력 및 제2 구동력의 합으로 상기 제1 내부노드가 구동되어 생성되는 신호인 반도체장치.
제 1 항에 있어서, 상기 제2 출력신호는 상기 제2 내부노드를 구동하는 제1 구동력 및 제2 구동력의 합으로 상기 제2 내부노드가 구동되어 생성되는 신호인 반도체장치.
제 1 항에 있어서, 상기 내부회로의 스큐는 지연량, 구동속도, 구동력, 공급전압 및 내부온도 중 어느 하나 이상을 포함하고, 상기 내부회로는 상기 스큐조절신호에 의해 상기 스큐가 조절되는 반도체장치.
제 1 항에 있어서, 상기 스큐감지부는
인에이블신호 및 상기 입력신호에 응답하여 상기 제1 내부노드를 구동하는 제1 구동력과 상기 제1 내부노드를 구동하는 제2 구동력에 따라 상기 제1 출력신호를 생성하는 제1 스큐감지부; 및
상기 인에이블신호 및 상기 입력신호에 응답하여 상기 제2 내부노드를 구동하는 상기 제1 구동력과 상기 제2 내부노드를 구동하는 상기 제2 구동력에 따라 상기 제2 출력신호를 생성하는 제2 스큐감지부를 포함하는 반도체장치.
제 5 항에 있어서, 상기 제1 스큐감지부는
상기 입력신호에 응답하여 상기 제1 내부노드를 상기 제1 구동력으로 구동하는 제1 드라이버;
상기 제1 내부노드와 제3 내부노드 사이에 위치하고, 상기 인에이블신호에 응답하여 상기 제1 내부노드의 신호를 버퍼링하여 상기 제3 내부노드로 출력하는 제1 논리부;
상기 제1 내부노드와 상기 제3 내부노드 사이에 위치하고, 상기 제3 내부노드의 신호에 응답하여 상기 제1 내부노드를 상기 제2 구동력으로 구동하는 제1 가변구동부; 및
스트로브신호에 응답하여 상기 제3 내부노드의 신호를 반전버퍼링하여 상기 제1 출력신호를 생성하는 제1 버퍼를 포함하는 반도체장치.
제 6 항에 있어서, 상기 제1 드라이버는
전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 입력신호에 응답하여 상기 제1 내부노드를 상기 제1 구동력으로 풀업구동하는 제1 구동소자; 및
상기 제1 내부노드와 접지전압 사이에 위치하고, 상기 입력신호에 응답하여 상기 제1 내부노드를 상기 제1 구동력으로 풀다운구동하는 제2 구동소자를 포함하는 반도체장치.
제 6 항에 있어서, 상기 제1 가변구동부는
전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 제3 내부노드의 신호에 응답하여 상기 제1 내부노드를 상기 제2 구동력으로 풀업구동하는 제1 풀업소자; 및
상기 제1 내부노드와 접지전압 사이에 위치하고, 상기 제3 내부노드의 신호에 응답하여 상기 제1 내부노드를 상기 제2 구동력으로 풀다운구동하는 제1 풀다운소자를 포함하는 반도체장치.
제 5 항에 있어서, 상기 제2 스큐감지부는
상기 입력신호에 응답하여 상기 제2 내부노드를 상기 제1 구동력으로 구동하는 제2 드라이버;
상기 제2 내부노드와 제4 내부노드 사이에 위치하고, 상기 인에이블신호에 응답하여 상기 제2 내부노드의 신호를 버퍼링하여 상기 제4 내부노드로 출력하는 제2 논리부;
상기 제2 내부노드와 상기 제4 내부노드 사이에 위치하고, 상기 제4 내부노드의 신호에 응답하여 상기 제2 내부노드를 상기 제2 구동력으로 구동하는 제2 가변구동부; 및
스트로브신호에 응답하여 상기 제4 내부노드의 신호를 버퍼링하여 상기 제2 출력신호를 생성하는 제2 버퍼를 포함하는 반도체장치.
제 9 항에 있어서, 상기 제2 드라이버는
전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 입력신호에 응답하여 상기 제2 내부노드를 상기 제1 구동력으로 풀업구동하는 제3 구동소자; 및
상기 제2 내부노드와 접지전압 사이에 위치하고, 상기 입력신호에 응답하여 상기 제2 내부노드를 상기 제1 구동력으로 풀다운구동하는 제4 구동소자를 포함하는 반도체장치.
제 9 항에 있어서, 상기 제2 가변구동부는
전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 제4 내부노드의 신호에 응답하여 상기 제2 내부노드를 상기 제2 구동력으로 풀업구동하는 제2 풀업소자; 및
상기 제2 내부노드와 접지전압 사이에 위치하고, 상기 제4 내부노드의 신호에 응답하여 상기 제2 내부노드를 상기 제2 구동력으로 풀다운구동하는 제2 풀다운소자를 포함하는 반도체장치.
인에이블신호에 응답하여 카운팅되는 카운팅신호 및 클럭에 응답하여 발생하는 펄스를 포함하는 스트로브신호을 생성하는 제어부;
입력신호에 응답하여 상기 카운팅신호에 의해 제1 및 제2 내부노드를 구동하는 구동력이 조절되고, 상기 제1 내부노드를 구동하는 구동력에 따라 제1 출력신호를 생성하며, 상기 제2 내부노드를 구동하는 구동력에 따라 제2 출력신호를 생성하는 스큐감지부; 및
상기 제1 및 제2 출력신호에 의해 내부회로의 스큐를 조절하기 위한 스큐조절신호를 생성하는 스큐조절신호생성부를 포함하는 반도체장치.
제 12 항에 있어서, 상기 제1 출력신호는 상기 제1 내부노드를 구동하는 제1 구동력 및 제2 구동력의 합으로 상기 제1 내부노드가 구동되어 생성되는 신호인 반도체장치.
제 12 항에 있어서, 상기 제2 출력신호는 상기 제2 내부노드를 구동하는 제1 구동력 및 제2 구동력의 합으로 상기 제2 내부노드가 구동되어 생성되는 신호인 반도체장치.
제 12 항에 있어서, 상기 내부회로의 스큐는 지연량, 구동속도, 구동력, 공급전압 및 내부온도 중 어느 하나 이상을 포함하고, 상기 내부회로는 상기 스큐조절신호에 의해 상기 스큐가 조절되는 반도체장치.
제 12 항에 있어서, 상기 스큐감지부는
인에이블신호, 상기 입력신호 및 상기 카운팅신호에 응답하여 상기 제1 내부노드를 구동하는 제1 구동력과 상기 제1 내부노드를 구동하는 제2 구동력에 따라 상기 제1 출력신호를 생성하는 제1 스큐감지부; 및
상기 인에이블신호, 상기 입력신호 및 상기 카운팅신호에 응답하여 상기 제2 내부노드를 구동하는 상기 제1 구동력과 상기 제2 내부노드를 구동하는 제2 구동력에 따라 상기 제2 출력신호를 생성하는 제2 스큐감지부를 포함하는 반도체장치.
제 16 항에 있어서, 상기 제2 구동력은 상기 카운팅신호의 조합에 따라 조절되는 구동력인 반도체장치.
제 16 항에 있어서, 상기 제1 스큐감지부는
상기 입력신호에 응답하여 상기 제1 내부노드를 상기 제1 구동력으로 구동하는 제1 드라이버;
상기 제1 내부노드와 제3 내부노드 사이에 위치하고, 상기 인에이블신호에 응답하여 상기 제1 내부노드의 신호를 버퍼링하여 생성되는 제1 지연신호를 상기 제3 내부노드로 출력하는 제1 논리부;
상기 제1 내부노드와 상기 제3 내부노드 사이에 위치하고, 상기 제1 지연신호에 응답하여 상기 카운팅신호의 조합에 따라 조절되는 상기 제2 구동력으로 상기 제1 내부노드를 구동하는 제1 가변구동부; 및
상기 스트로브신호에 응답하여 상기 제3 내부노드의 신호를 반전버퍼링하여 상기 제1 출력신호를 생성하는 제1 버퍼를 포함하는 반도체장치.
제 18 항에 있어서, 상기 제1 드라이버는
전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 입력신호에 응답하여 상기 제1 내부노드를 상기 제1 구동력으로 풀업구동하는 제1 구동소자; 및
상기 제1 내부노드와 접지전압 사이에 위치하고, 상기 입력신호에 응답하여 상기 제1 내부노드를 상기 제1 구동력으로 풀다운구동하는 제2 구동소자를 포함하는 반도체장치.
제 18 항에 있어서, 상기 제1 가변구동부는
상기 입력신호에 응답하여 상기 카운팅신호에 따라 인에이블되는 제1 및 제2 풀업신호와 제1 및 제2 풀다운신호를 생성하는 제1 풀업풀다운신호생성부;
상기 제1 지연신호에 응답하여 상기 제1 내부노드를 구동하는 제1 구동부;
상기 제1 풀업신호 및 상기 제2 풀다운신호에 응답하여 상기 제1 내부노드를 구동하는 제2 구동부; 및
상기 제2 풀업신호 및 상기 제1 풀다운신호에 응답하여 상기 제1 내부노드를 구동하는 제3 구동부를 포함하는 반도체장치.
제 20 항에 있어서, 상기 제1 구동부는
전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 제1 지연신호에 응답하여 상기 제1 내부노드를 풀업구동하는 제1 풀업소자; 및
상기 제1 내부노드와 접지전압 사이에 위치하고, 상기 제1 지연신호에 응답하여 상기 제1 내부노드를 풀다운구동하는 제1 풀다운소자를 포함하는 반도체장치.
제 20 항에 있어서, 상기 제2 구동부는
전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 제1 풀업신호에 응답하여 상기 제1 내부노드를 풀업구동하는 제2 풀업소자; 및
상기 제1 내부노드와 접지전압 사이에 위치하고, 상기 제2 풀다운신호에 응답하여 상기 제1 내부노드를 풀다운구동하는 제2 풀다운소자를 포함하는 반도체장치.
제 20 항에 있어서, 상기 제3 구동부는
전원전압과 상기 제1 내부노드 사이에 위치하고, 상기 제2 풀업신호에 응답하여 상기 제1 내부노드를 풀업구동하는 제3 풀업소자; 및
상기 제1 내부노드와 접지전압 사이에 위치하고, 상기 제1 풀다운신호에 응답하여 상기 제1 내부노드를 풀다운구동하는 제3 풀다운소자를 포함하는 반도체장치.
제 16 항에 있어서, 상기 제2 스큐감지부는
상기 입력신호에 응답하여 상기 제2 내부노드를 상기 제1 구동력으로 구동하는 제2 드라이버;
상기 제2 내부노드와 제4 내부노드 사이에 위치하고, 상기 인에이블신호에 응답하여 상기 제2 내부노드의 신호를 버퍼링하여 생성되는 제2 지연신호를 상기 제4 내부노드로 출력하는 제2 논리부;
상기 제2 내부노드와 상기 제4 내부노드 사이에 위치하고, 상기 제2 지연신호에 응답하여 상기 카운팅신호의 조합에 따라 조절되는 상기 제2 구동력으로 상기 제2 내부노드를 구동하는 제2 가변구동부; 및
상기 스트로브신호에 응답하여 상기 제4 내부노드의 신호를 반전버퍼링하여 상기 제2 출력신호를 생성하는 제2 버퍼를 포함하는 반도체장치.
제 24 항에 있어서, 상기 제2 드라이버는
전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 입력신호에 응답하여 상기 제2 내부노드를 상기 제1 구동력으로 풀업구동하는 제3 구동소자; 및
상기 제2 내부노드와 접지전압 사이에 위치하고, 상기 입력신호에 응답하여 상기 제2 내부노드를 상기 제1 구동력으로 풀다운구동하는 제4 구동소자를 포함하는 반도체장치.
제 24 항에 있어서, 상기 제2 가변구동부는
상기 입력신호에에 응답하여 상기 카운팅신호에 따라 인에이블되는 제3 및 제4 풀업신호와 제3 및 제3 풀다운신호를 생성하는 제2 풀업풀다운신호생성부;
상기 제2 지연신호에 응답하여 상기 제2 내부노드를 구동하는 제4 구동부;
상기 제3 풀업신호 및 상기 제4 풀다운신호에 응답하여 상기 제2 내부노드를 구동하는 제5 구동부; 및
상기 제4 풀업신호 및 상기 제3 풀다운신호에 응답하여 상기 제2 내부노드를 구동하는 제6 구동부를 포함하는 반도체장치.
제 26 항에 있어서, 상기 제4 구동부는
전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 제2 지연신호에 응답하여 상기 제2 내부노드를 풀업구동하는 제4 풀업소자; 및
상기 제2 내부노드와 접지전압 사이에 위치하고, 상기 제2 지연신호에 응답하여 상기 제2 내부노드를 풀다운구동하는 제4 풀다운소자를 포함하는 반도체장치.
제 26 항에 있어서, 상기 제5 구동부는
전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 제3 풀업신호에 응답하여 상기 제2 내부노드를 풀업구동하는 제5 풀업소자; 및
상기 제2 내부노드와 접지전압 사이에 위치하고, 상기 제4 풀다운신호에 응답하여 상기 제2 내부노드를 풀다운구동하는 제5 풀다운소자를 포함하는 반도체장치.
제 26 항에 있어서, 상기 제6 구동부는
전원전압과 상기 제2 내부노드 사이에 위치하고, 상기 제4 풀업신호에 응답하여 상기 제2 내부노드를 풀업구동하는 제6 풀업소자; 및
상기 제2 내부노드와 접지전압 사이에 위치하고, 상기 제3 풀다운신호에 응답하여 상기 제2 내부노드를 풀다운구동하는 제6 풀다운소자를 포함하는 반도체장치.