TWI620414B - 轉送之時脈抖動的縮減技術 - Google Patents

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Abstract

在某些實施例中，提供具有工作週期修正的差動放大器。

Description

轉送之時脈抖動的縮減技術
本發明一般係有關I/O通訊鏈結，且特別是有關時脈工作週期控制。
在某些實施例中，提供用以控制時脈接收器中的工作週期(duty cycle)之技術。例如，在一個實施例中，轉送差動時脈的時脈接收器具有用以控制(例如，最小化)差動路徑中的偏移之數位偏移補償迴路，以便控制差動時脈訊號的工作週期。
圖1顯示習知的轉送時脈鏈結之其中一個方向，此習知的轉送時脈鏈結包括N個差動資料通道106，以及差動時脈通道107，以將來自於第一代理器(代理器A)的資訊發送至第二代理器(代理器B)。(要注意的是，代理器可為晶片，或晶片的部分)。所以，這些通道可互連晶片或晶片封裝組件內的兩個晶片或功能方塊。
各個資料通道具有資料發送器104，以將資料發送至此通道的另一端之相關聯的接收器108。同樣地，時脈通道107具有時脈發送器110，以將時脈(所謂的轉送時脈)發送至時脈接收器112。圖3顯示典型的差動時脈訊號，其可為在諸如以GHz或幾十GHz範圍計的高頻。在此類的頻率，達成具有接近平坦步階特徵的理想時脈是困 難的(假如不是不可能的)。更確切而言，如此圖中所繪示的，其會有相當寬的上升及下降斜率，或甚至更可能的是，在此類高頻，其會有正弦曲線的特徵，其也導致非即時的高準位至低準位，或低準位至高準位的轉態(transition)。
圖2顯示供時脈接收器112中使用之習知的時脈放大器電路。此電路包括終端電阻器(RT)、ESD(靜電放電)元件202、耦合電容器(CC)、差動放大器204(其實際上可包含一串串聯的放大器)、由電阻器R1和R2及電容器C1所構成的低通濾波器、及偏移消除放大器206。放大器204將進來的時脈訊號(其實質上會被衰減(例如，當到達放大器204時，1V訊號會被衰減至100mV))放大。典型的通道途徑之另一個問題是其趨向於用作為像是將較高頻成分濾出的低通濾波器。偏移消除放大器206作用以移除來自此時脈的DC(直流)偏移，以便降低工作週期抖動(jitter)。如圖3中所繪示且在此被本發明申請人所了解的是，偏移(其典型上在兩條差動訊號線路上為非對稱的)致使工作週期抖動(亦即，在想要的工作週期(諸如，50%的工作週期)之上或之下的偏斜(skew)。
不幸的是，儘管有此類比工作週期修正方法，但是使用較新的程序來達成良好的性能會是困難的(例如，可靠地達成高增益會是困難的)。此外，放大器206修正來自放大器204的偏移，但是無法修正偏移修正方大器206本身內的偏移。因此，會想要新的方法。
圖4顯示依據某些實施例之使用數位偏移修正方法的新時脈放大器電路之實施例。此時脈放大器電路包括DOC(數位偏移補償)電路412，用以接收來自AC(交流)耦合電容器(CC)的差動時脈訊號。DOC 412具有數位調整的偏移補償特性，以調整差動訊號路徑中的DC偏移。從這裡，此差動時脈被提供至差動放大器204，其實際上可包含一個或多個差動放大器級(其包括將此時脈轉換成可接受的(例如，CMOS準位)訊號之時脈放大器)。在此實施例中，放大器204將此時脈(主時脈訊號)提供至多工器414的輸入。此多工器(如同在下面將被進一步說明者)可二擇一地傳送錯誤後轉移時脈(Failover Clk)或本地Tx Clk(時脈)訊號(當主時脈為不可供使用時，其可被使用)。在此多工器輸出處的時脈訊號被提供至下行的時脈分配電路(例如，包括如一般會已知的一個或多個DLL(延遲鎖定迴路))。
此輸出時脈(Clko/Clko#)係經由低通濾波器(由R1、R2及C1構成)而被回授至可變偏移比較器(VOC)416。使此回授路徑迴路閉合，過取樣的控制電路410被耦接在VOC 416與CTLE 412之間。與VOC 416合作的控制電路410控制CTLE 412的偏移補償特性，以調整此主時脈訊號的偏移，以便在此輸出處，得到想要的時脈工作週期。
DOC 412提供例如具有高靈敏度的放大器前端，及數位地控制(或調整)此主時脈路徑的偏移，因此調整進來 的時脈訊號之工作週期的能力。在某些實施例中，其還可併入高通濾波器功能，藉此補償(或至少試圖補償)有損通道之固有的低通特徵。例如，其可以CTLE(連續時間線性等化器)電路來予以實施。
另外參考圖5，顯示範例的CTLE/偏移補償電路。在此簡化的範例中，此CTLE包含具有偏移補償電路502之習知的高通差動放大器。偏移補償電路502可包含例如電流操控的DAC，用以將電流注入或灌入差動路徑(Out，Out#)中，或注入或灌入來自差動路徑(Out，Out#)的電流，以調整這些路徑的DC偏移，因此調整圖4的時脈放大器中之差動時脈的偏移。偏移調整的數量，及方向被數位修正碼(DCC)字組(自控制電路410提供至偏移補償電路502)所支配。例如，在一個實施例中，此DOC為可透過多個(例如，4個)範圍的靈敏度來控制偏移修正值之7位元字組。(例如，2個最高有效位元可界定四個調整範圍。)當然，此偏移被此DCC值控制的特定方式可以任何適當的方式(諸如，經由電流源強度的調整，或經由例如在DAC中所使用的驅動器之致能/除能)來予以達成。圖6顯示透過四個不同的範圍(或透過四個不同的靈敏度設定)之作為DCC值(X軸)的函數之主路徑工作週期值(Y軸)的開迴路響應。
回到圖4，VOC 416可以任何適當的比較器來予以實施。理想上，其將以具有移除其固有的偏移之能力，而藉此不會將額外問題的偏移誤差引入至此主時脈迴路中之比 較器來予以實施。其將此差動時脈之低通濾波的(積分的)版本對臨限值做比較，以表示此時脈的工作週期是否為低於或高於工作週期目標(例如，50%的工作週期)。因此，若此時脈工作週期正徘徊在此臨限值(例如，50%的工作週期)附近，則此VOC的輸出將在其高準位與低準位(例如，1與0)之間搖擺，但是若此時脈工作週期實質上為高於或低於此臨限值，則此VOC將依據此工作週期誤差的方向而輸出相當連續的邏輯輸出(1或0)。在某些實施例中，此VOC及DOC可使用相同，或類似的偏移修正方法，例如，差動放大器(具有耦接至其輸出路徑之可調整的電流操控DAC)。兩者可被使用於偏移修正，而此DOC可進一步使用其來調整工作週期。
控制電路410可被實施為有限狀態機(FSM)，或以任何適當的邏輯方法來予以實施。其基本上可用作為過取樣的低通數位濾波器。事實上，在某些實施例中，其包含計數器，其依據來自VOC 416的數位(1或0)輸出而被增加或降低。與此主時脈本身的頻率相較，控制電路410可使用相當緩慢的時脈作為時脈。例如，此主時脈可約為9 GHz，而DCC電路410可以幾十或幾百MHz的範圍作為時脈。若可用的話，其可包含用以實施不同的靈敏度範圍之額外的邏輯。這可為與來自此DCC字組(被使用來控制用於DOC 412中的偏移補償電路之循環(course)電路組件的嚙合)之有效位元的其中一者或多者一樣簡單。
在某些實施例中，此DOC有自最小至最大的4個 「強度」範圍。此設定愈強，則可調整的工作週期之範圍愈寬。此設定愈小，則可調整的工作週期之範圍愈小，但是此強度設定愈小，則各個設定之間的精細度愈精細。在某些實施中，在初始化期間，此控制電路可使用最小的強度設定而開始，且若其可使工作週期固定在具有足夠邊限(margin)的此設定中，則其停留在此。否則，其使用下個較大的強度範圍而跳到收斂，且嘗試收斂等等。
控制邏輯410實質上可為自主的，或其可被例如用以實施一個或多個不同的模式之分離的控制器控制。儘管此CTLE的偏移補償特性，但是不管出於什麼目的，其可藉由將主時脈的時脈週期調整至幾乎任何想要的值而使主時脈成形。如下面的部分中所處理的，其還可提供時脈錯誤後轉移DCC訊號，用以控制取代轉送時脈接收器之被使用來產生主時脈時的資料接收器中之偏移補償或CTLE電路。
圖7顯示可被使用來產生時脈錯誤後轉移模式中的主時脈之資料線道(lane)(通道(channel))接收器。例如，在某些錯誤後轉移模式中，當轉送時脈不可用時(不管出於甚麼原因)，此系統本身可重新組構，反而將此時脈透過這些資料線道的其中一者傳送，以便維持可操作性。
除了如主功能係要接收資料的接收器之外，圖7的資料接收器具有與此時脈接收器類似之前端，其具有可切換可嚙合的DC耦合能力，用以將來自ESD元件之接收到的 差動資料訊號提供至其CTLE 712。然而，在此繪示的實施例中，其還包括耦合電容器(CC)，當這些耦合電容器(CC)被此使用於錯誤後轉移模式中的時脈時，其可代替DC耦合線路而切換這些耦合電容器(CC)。
資料接收器電路典型上包括CTLE，如在此使用CTLE 712的情況。從這裡，與其資料接收器功能相關的是，此接收器具有取樣/保持電路713，714，及VOCs 717，718，用以提供雙倍泵(double-pumped)之180度反相的資料訊號(資料270及資料90)。然而，與時脈錯誤後轉移功能相關的是，此接收器電路還包括將CTLE 712之後的差動路徑之分支關閉的時脈放大器716。來自此時脈放大器716的輸出被提供返回至此時脈接收器電路(圖4)中，而使得如以上所討論的，此時脈接收器電路可以補償的工作週期來予以控制。在此繪示的實施例中，此時脈放大器716輸出被提供至多工器414的錯誤後轉移時脈(Failover Clk)輸入。同時，來自控制邏輯410(圖4)的錯誤後轉移(Failover)DCC訊號被耦合至CTLE 712，以使時脈錯誤後轉移模式的工作週期控制迴路閉合。
所以，使用此實施，此DCC字組被傳送至供來源(接近錯誤後轉移時脈墊(pad))處右側的工作週期修正用之資料線道CTLE中，以降低任何下行的抖動振幅。再者，在此繪示的實施例中，此時脈在被傳送至多工器414之前，可藉由時脈放大器716而被回存至「完整的軌(full-rail)」。
(要注意的是，在此實施例中，CTLE 712具有偏移補償特性，而使得控制邏輯410可控制其偏移，因此控制其工作週期。應該瞭解的是，在其他實施例中，偏移控制可以不同的方塊或電路來予以實施。沿著這些線路，在某些實施例中，甚至可不使用CTLE，例如，可使用不同型式的濾波器，或根本不使用濾波器。)
在之前的說明中，已提及許多特定的細節。然而，要瞭解的是，本發明的實施例可在沒有這些特定細節之下予以實施。在其他的情況中，不會詳細顯示熟知的電路、結構、及技術，以便不混淆此說明的瞭解。考慮到這一點，參考「一個實施例」、「實施例」、「範例實施例」、「各種實施例」等表示如此所述之本發明的實施例可包括特定的特性、結構、或特徵，但是不是每個實施例必然包括這些特定的特性、結構、或特徵。另外，某些實施例可有其他實施例所述之特性的某些、全部、或某些實施例不會有其他實施例所述之特性。
在之前的說明及下面的申請專利範圍中，下面的術語應該被解釋如下：可使用「被耦接」及「被連接」(伴隨其衍生物)的術語。應該瞭解的是，這些術語不被意謂為彼此的同義字。更確切而言，在特定實施例中，「被連接」被使用來表示兩個或更多個元件為彼此直接實體或電氣接觸。「被耦接」被使用來表示兩個或更多個元件彼此共同操作或互動，但是其可或可不直接實體或電氣接觸。
「PMOS電晶體」的術語係指P型金氧半場效電晶 體。同樣地，「NMOS電晶體」係指N型金氧半場效電晶體。應該瞭解的是，每當使用術語：「MOS電晶體」、「NMOS電晶體」、或「PMOS電晶體」時，除非另外由其使用的特性明確地予以表示或指定，否則其正以範例的方式來予以使用。其包含不同種類的MOS裝置(包括具有不同的VTs、材料型式、絕緣體厚度、閘極組構(僅舉幾例)之裝置)。此外，除非特別稱為MOS或類似，否則電晶體的術語可包括其他適當的電晶體型式，例如，接面場效電晶體、雙載子接面電晶體、金屬半導體FETs、及各種形式的三維電晶體(MOS，或今日所熟知或尚未發展的其他裝置)。
本發明不受限於所述的實施例，而是在後附申請專利範圍的精神及範圍內，可以修改及更改來予以實施。例如，應該瞭解的是，本發明可應用於供所有型式的半導體積體電路(「IC」)晶片使用。這些IC晶片的範例包括，但不受限於處理器、控制器、晶片組組件、可程式的邏輯陣列(PLA)、記憶體晶片、網路晶片、及類似。
還應該瞭解的是，在這些圖式的某些中，訊號導體線路係以線路來予以表示。某些會較粗(用以表示較多的構成訊號路徑)，某些會有標號(用以表示一些構成訊號路徑)，及/或某些在一個或多個端點處有箭頭(用以表示主要資訊流動方向)。然而，這不應該以限制的方式來予以解釋。更確切而言，此種增加的細節可連結一個或多個範例的實施例來予以使用，以促進電路的更容易瞭解。無 論是否具有額外的資訊，任何表示的訊號線路實際上可包含一個或多個訊號，其可以多個方向行進，且可以任何適當型式的訊號架構(例如，以差動對、光纖線路、及/或單端的線路所實施之數位或類比的線路)來予以實施。
應該瞭解的是，可已給定範例尺寸/模型/值/範圍，然而本發明不受限於此。當製造技術(例如，微影術)隨著時間而成熟，可製造出較小尺寸的裝置是預期到的。此外，為了說明及討論的簡化起見，IC晶片及其他組件之熟知的電源/接地連接可或可不被顯示在這些圖式內，以便不混淆本發明。另外，配置可以方塊圖形式來予以顯示，以便避免混淆本發明，而且鑑於相對於此類方塊圖配置的實施之詳細說明書為非常依據平臺(本發明係要被實施在此平臺內)(亦即，在熟習此項技術者的視界內，此類詳細說明書是理所當然的)之事實。其中，提及特定細節(例如，電路)，以便說明本發明的範例實施例，對於熟習此項技術者而言，應該顯而易見的是，本發明可在沒有，或有這些特定細節的變化來予以實施。此說明於是被視為例示，來取代限制。
104‧‧‧資料發送器
106‧‧‧差動資料通道
107‧‧‧差動時脈通道
108‧‧‧接收器
110‧‧‧時脈發送器
112‧‧‧時脈接收器
202‧‧‧ESD(靜電放電)元件
204‧‧‧差動放大器
206‧‧‧偏移消除放大器
410‧‧‧控制電路
412‧‧‧DOC(數位偏移補償)電路
414‧‧‧多工器
416‧‧‧可變偏移比較器(VOC)
502‧‧‧偏移補償電路
712‧‧‧CTLE
713‧‧‧取樣/保持電路
714‧‧‧取樣/保持電路
716‧‧‧時脈放大器
717‧‧‧可變偏移比較器
718‧‧‧可變偏移比較器
在附圖的圖式(其中，相似的參考標號係指類似的元件)中，本發明的實施例被繪示作為範例，而非作為限制。
圖1係顯示習知的轉送時脈鏈結之其中一個方向的圖 形。
圖2係顯示供諸如圖1的時脈接收器中使用之習知的時脈放大器電路之概圖。
圖3係顯示差動時脈訊號的圖形，以說明此訊號中的偏移之效應。
圖4顯示依據某些實施例之使用數位偏移補償特性的時脈放大器電路之實施例。
圖5係依據某些實施例之具有偏移補償的連續時間線性等化器電路之圖形。
圖6係顯示依據某些實施例之透過四個不同範圍之作為數位控制值的函數之時脈訊號工作週期的開迴路響應之圖形。
圖7係顯示依據某些實施例之可被使用來產生時脈錯誤後轉移模式中的時脈之資料線道(lane)(通道(channel))接收器的圖形。

Claims (14)

  1. 一種晶片，包含：差動放大器，用以接收差動時脈；以及偏移補償電路，被耦接至該差動放大器，用以調整該差動時脈中的偏移，該偏移補償電路係根據該差動時脈中的偏移而被數位地控制，其中，該偏移補償電路為主動高通濾波器電路的部分。
  2. 如申請專利範圍第1項之晶片，其中，該差動時脈為來自於另一個晶片的轉送時脈。
  3. 如申請專利範圍第1項之晶片，其中，該偏移補償電路被配置在該差動放大器與用以接收來自於該晶片的外部之該差動時脈的電氣接點之間。
  4. 如申請專利範圍第1項之晶片，其中，該主動高通濾波器電路實施連續時間線性等化器電路。
  5. 如申請專利範圍第1項之晶片，包含可變偏移比較器，用以接收該差動放大器之輸出之低通濾波的版本，並且用以產生表示該差動時脈的工作週期是否為高於或低於臨限值的數位值。
  6. 如申請專利範圍第5項之晶片，其中，該工作週期臨限值為50%。
  7. 如申請專利範圍第1項之晶片，包含開關，用以接收被使用作為輸出差動時脈的錯誤後轉移時脈。
  8. 一種晶片，包含：差動放大器，具有用以接收差動時脈的輸入，及用以提供 工作週期調整的時脈之輸出；以及偏移調整電路，被耦接於該輸入與該輸出之間，該偏移調整電路包括具有本身偏移修正的可變偏移比較器(VOC)、具有被耦接至該差動放大器的該輸入之輸出的差動偏移補償(DOC)電路、及用以控制輸出時脈工作週期之耦接於該VOC與該DOC之間的控制電路，並且該偏移補償電路為主動高通濾波器電路的部分。
  9. 如申請專利範圍第8項之晶片，其中，該差動時脈為來自於另一個晶片的轉送時脈。
  10. 如申請專利範圍第8項之晶片，其中，該偏移補償電路被配置在該差動放大器與用以接收來自於該晶片的外部之該差動時脈的電氣接點之間。
  11. 如申請專利範圍第8項之晶片，其中，該主動高通濾波器電路實施連續時間線性等化器電路。
  12. 如申請專利範圍第8項之晶片，其中，該VOC係要接收該差動放大器之輸出之低通濾波的版本，並且用以產生表示該差動時脈的工作週期是否為高於或低於臨限值的數位值。
  13. 如申請專利範圍第12項之晶片，其中，該工作週期臨限值為50%。
  14. 如申請專利範圍第8項之晶片，包含開關，用以接收被使用作為輸出差動時脈的錯誤後轉移時脈。
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