CN110830011B - 具有脉宽调整模块的时钟电路 - Google Patents

具有脉宽调整模块的时钟电路 Download PDF

Info

Publication number
CN110830011B
CN110830011B CN201810893673.2A CN201810893673A CN110830011B CN 110830011 B CN110830011 B CN 110830011B CN 201810893673 A CN201810893673 A CN 201810893673A CN 110830011 B CN110830011 B CN 110830011B
Authority
CN
China
Prior art keywords
clock
terminal
electrically connected
module
pulse width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810893673.2A
Other languages
English (en)
Other versions
CN110830011A (zh
Inventor
董明辉
谷立军
陈冠宇
陈柏羽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to CN201810893673.2A priority Critical patent/CN110830011B/zh
Priority to TW107128804A priority patent/TWI674758B/zh
Priority to US16/392,702 priority patent/US10630273B2/en
Publication of CN110830011A publication Critical patent/CN110830011A/zh
Application granted granted Critical
Publication of CN110830011B publication Critical patent/CN110830011B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供了一种具有脉宽调整模块的时钟电路，包括：一脉宽调整模块、一采样模块以及一比较模块。脉宽调整模块接收一时钟输入信号，且电性时钟电路的时钟输出端。采样模块具有第一端以及第二端，第一端电性连接时钟电路的时钟输出端，采样模块用于采样时钟电路的时钟输出端的第一采样电压。比较模块包括一第一比较输入端、一第二比较输入端以及一比较输出端。第二比较输入端电性连接采样模块的第二端，第二比较输入端接收第一采样电压，比较模块的比较输出端电性连接脉宽调整模块的控制输入端。

Description

具有脉宽调整模块的时钟电路
技术领域
本发明是有关于一种时钟电路，且特别是一种具有脉宽调整模块的时钟电路。
背景技术
精准的时钟信号在电路应用中相当重要，时钟信号的品质好坏会直接影相电路应用的表现。一般电路应用中的时钟电路多是利用反相器或是缓冲电路，然而电路中P型金属氧化物半导体场效电晶体(P-MOSFET)与 N型金属氧化物半导体场效电晶体(N-MOSFET)在结构上的不对称，若是电路设计上本身有不匹配的情况，就很容易出现时钟信号的占空比出现误差。
虽然近年有时钟调整电路的开发，可以对时钟信号的占空比进行一定程度的校正，然而只能经开发者一步步调整校正，方能确定电路参数，以调整至精确的占空比，不仅延迟开发时间，电路应用本身也非常庞杂。
因此，如何提供一种具有简单电路又能缩短开发时间的时钟电路，显然已经是业界的一个重要课题。
发明内容
有鉴于此，本发明提供了一种时钟电路，具有一时钟输入端以及一时钟输出端，其中，该时钟输入端接收一时钟输入信号，该时钟输出端输出一时钟输出信号，该时钟电路包括：一脉宽调整模块，具有一脉宽输入端，一控制输入端、一电源端、一接地端以及一脉宽输出端，该脉宽输入端电性连接该时钟输入端，以接收该时钟输入信号，该电源端电性连接一第一参考电压，该接地端电性连接一接地电压，该脉宽输出端电性连接该时钟输出端；一采样模块，具有一第一输入端、一第二输入端以及一第二输出端，该采样模块的该第一输入端电性连接该时钟电路的该时钟输出端，该采样模块用于采样该时钟电路的该时钟输出端的一第一采样电压，该第二输出端用于输出该第一采样电压；一比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第二比较输入端电性连接该采样模块的该第二端，该第二比较输入端接收该第一采样电压，该比较模块的该比较输出端电性连接该脉宽调整模块的该控制输入端；一差动信号转换模块，设置在该脉宽输出端以及该时钟输出端之间，该差动信号转换模块包括一差动信号输入端、一差动信号输出正端以及一差动信号输出负端；其中，该时钟电路还包括一另一时钟输出端，该差动信号输入端电性连接该脉宽调整模块的脉宽输出端，该差动信号输出正端以及该差动信号输出负端分别电性连接该时钟电路的该时钟输出端以及该另一时钟输出端，以输出两个相位差180度的时钟信号，该采样模块的该第二输入端电性连接该另一时钟输出端。
有鉴于此，本发明提供了一种时钟电路，具有一时钟输入端以及一时钟输出端，其中，该时钟输入端接收一时钟输入信号，该时钟输出端输出一时钟输出信号，该时钟电路包括：一第一反相器，包括一第一端以及一第二端，该第一反相器的该第一端电性连接该时钟输入端，该第一反相器的该第二端电性连接该时钟输出端；一第二反相器，包括一第一端以及一第二端，该第二反相器的该第一端电性连接该时钟输入端；一脉宽调整模块，具有一脉宽输入端，一控制输入端、一电源端、一接地端以及一脉宽输出端，该脉宽输入端电性连接该时钟输入端，以接收该时钟输入信号，该电源端电性连接一第一参考电压；一采样模块，具有一第一端以及一第二端，该第一端电性连接该时钟电路的该时钟输出端，该采样模块用于采样该时钟电路的该时钟输出端的一第一采样电压；以及一比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第一比较输入端电性连接一比较参考电压，该第二比较输入端电性连接该采样模块的该第二端，该第二比较输入端接收该第一采样电压，该比较模块的该比较输出端电性连接该脉宽调整模块的该控制输入端；其中，该第二反相器的该第二端电性连接该脉宽调整模块的该脉宽输入端。
有鉴于此，本发明提供了一种时钟电路，具有一第一时钟输入端、一第二时钟输入端、一第一时钟输出端以及一第二时钟输出端，其中，该第一时钟输入端接收一第一时钟输入信号，该第二时钟该时钟输出端输出一时钟输出信号，该时钟电路包括：一第一时钟反相器，包括一第一端以及一第二端，该第一时钟反相器的该第一端电性连接该第一时钟输入端，该第一时钟反相器的该第二端电性连接该第一时钟输出端；一第二时钟反相器，包括一第一端以及一第二端，该第二时钟反相器的该第一端电性连接该第二时钟输入端，该第二时钟反相器的该第二端电性连接该第二时钟输出端；一第一脉宽调整模块，具有一第一脉宽输入端，一第一控制输入端、一第一电源端、一第一接地端以及一第一脉宽输出端，该第一脉宽输入端电性连接该第一时钟输入端，以接收该时钟输入信号，该第一电源端电性连接一第一参考电压，该第一接地端电性连接一接地电压，该第一脉宽输出端电性连接该第二时钟输出端；一第二脉宽调整模块，具有一第二脉宽输入端，一第二控制输入端、一第二电源端、一第二接地端以及一第二脉宽输出端，该第二脉宽输入端电性连接该第二时钟输入端，以接收该第二时钟输入信号，该第二电源端电性连接一第三参考电压，该第二接地端电性连接一第四参考电压，该第二脉宽输出端电性连接该第一时钟输出端；一第一采样模块，具有一第一端以及一第二端，该第一采样模块的该第一端电性连接该时钟电路的该第一时钟输出端，该第一采样模块用于采样该时钟电路的该第一时钟输出端的一第一采样电压；一第二采样模块，具有一第一端以及一第二端，该第二采样模块的该第一端电性连接该时钟电路的该第二时钟输出端，该第二采样模块用于采样该时钟电路的该第二时钟输出端的一第二采样电压；一第一比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第一比较模块的该第一比较输入端电性连接一第一比较参考电压，该第一比较模块的该第二比较输入端电性连接该第一采样模块的该第二端，该第一比较模块的该第二比较输入端接收该第一采样电压，该第一比较模块的该比较输出端电性连接该第一脉宽调整模块的该第一控制输入端；一第二比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第二比较模块的该第一比较输入端电性连接一第二比较参考电压，该第二比较模块的该第二比较输入端电性连接该第二采样模块的该第二端，该第二比较模块的该第二比较输入端接收该第二采样电压，该第二比较模块的该比较输出端电性连接该第二脉宽调整模块的该第二控制输入端。
综上所述，本发明实施例的时钟电路，利用结构简单的脉宽调整模块，结合采样模块、比较模块的回授控制，有效地将时钟输入信号的占空比进行监控、调整，以使时钟电路输出的时钟输出信号的占空比，能够锁定在 50％。在本发明的脉宽调整模块不仅结构简单，可以有效降低电路成本，还可以有效即时地监控调整则时钟输出信号的占空比，提高电路应用的表现。
为让本发明之上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是本发明第一实施例的时钟电路的示意图。
图2是本发明第二实施例的时钟电路的示意图。
图3A以及图3B是图1中的时钟电路的时钟输入信号未经调整脉宽的示意图。
图3C是图1中的时钟电路的时钟输入信号经过调整脉宽后的示意图。
图4是本发明第三实施例的时钟电路的示意图。
图5A以及图5B是图4中的时钟电路的时钟输入信号未经调整脉宽的示意图。
图5C是图4中的时钟电路的时钟输入信号经过调整脉宽后的示意图。
图6是本发明第四实施例的时钟电路的示意图。
具体实施方式
在下文将参照附图更充分地描述各种例示性实施例，在附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本发明将为详尽且完整，且将向熟悉此项技术者充分传达本发明概念的范畴。在诸图式中，可为了清楚而夸示层及区的大小及相对大小。类似数字始终指示类似元件。
应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件，但此等元件不应受此等术语限制。此等术语乃用以区分一元件与另一元件。因此，下文论述的第一元件可称为第二元件而不偏离本发明概念的教导。如本文中所使用，术语“及/或”包括相关联之列出项目中的任一者及一或多者的所有组合。
以下将以至少一种实施例配合图式来说明所述时钟电路，然而，下述实施例并非用以限制本揭露内容。在以下叙述中，具有两个以上端点的电子元件，若有特别标记，则以脚位标记作为其脚位叙述，若没有特别标记，则横向设置的两端点电子元件，以左侧端点为第一端，以右侧端点为第二端。若是垂直设置的两端点电子元件，则以上侧端点为第一端，下侧端点为第二端。
〔本发明时钟电路的第一实施例〕
请参照图1，图1是本发明第一实施例的时钟电路的示意图。
在本实施例中，时钟电路1包括一时钟输入端IN以及一时钟输出端 OUT。时钟输入端VIN是用于接收一时钟输入信号，时钟输出端OUT输出一时钟输出信号。在本实施例中，时钟输入信号是一未经过调整、校正的时钟信号(Clock signal)，也就是时钟输入信号的占空比(Duty Cycle) 未必是50％，可能是40％或是60％。而时钟输出信号则是经过调整、校正后的时钟信号，也就是时钟输出信号的占空比是50％。
时钟电路1包括一脉宽调整模块11、一比较模块12、一采样模块13 以及一差动信号转换模块16。
脉宽调整模块11包括一脉宽输入端11-1，一控制输入端11-2、一电源端VCC、一接地端GND以及一脉宽输出端11-3。
脉宽输入端11-1电性连接时钟输入端IN，以接收时钟输入信号，电源端VCC电性连接一第一参考电压(图未示)，接地端GND电性连接一接地电压，脉宽输出端11-3电性连接时钟输出端OUT，其中，第一参考电压(图未示)大于接地电压。
采样模块13的第一输入端13-1以及第二输入端13-2，分别电性连接时钟电路1的第一时钟输出端OUT1以及第二时钟输出端OUT2，用于取得至少一第一采样电压Vsa1。在本实施例中，第一采样电压Vsa1可以根据第一时钟输出端OUT1或是第二时钟输出端OUT2的输出电压进行采样，或是根据第一时钟输出端OUT1以及第二时钟输出端OUT2的输出电压进行采样，可以根据实际需求进行调整，在本发明中不做限制。在本实施例中，第一采样电压Vsa是根据第一时钟输出端OUT1的输出电压以及第二时钟输出端OUT2的输出电压而决定。在本实施例中，采样模块13 还包括一第一输出端13-3，用于电性连接比较模块12的第二比较输入端 12-2。
差动信号转换模块16包括一差动信号输入端DEFIN、一差动信号输出正端OUT+以及一差动信号输出负端OUT-。
其中，差动信号输入端DEFIN电性连接脉宽调整模块11的脉宽输入端11-3，差动信号转换模块16，接收时钟输出信号，以输出两个相位差 180度的时钟信号，分别通过差动信号输出正端OUT+以及差动信号输出负端OUT-输出。
在本实施例中，差动信号转换模块16是由复数个反相器构成，差动信号转换模块16的电路组成可以根据实际需求进行设计调整，在本发明中不做限制。
比较模块12包括一第一比较输入端12-1、一第二比较输入端12-2以及一比较输出端12-3。第一比较输入端12-1电性连接一比较参考电压Vcom，第二比较输入端12-2电性连接采样模块13以接收第一采样电压 Vsa1，比较模块12的比较输出端12-3电性连接脉宽调整模块11的控制输入端11-2。
在本实施例中，时钟电路1还包括一第一缓冲电路BU1、一第二缓冲电路BU2、以及一第三缓冲电路BU3。
其中，时钟输入端IN通过第一缓冲电路BU1电性连接脉宽调整模块 11的脉宽输入端11-1。差动信号输出正端OUT+以及一差动信号输出负端 OUT-分别通过第二缓冲电路BU2以及第三缓冲电路BU3电性连接第一时钟输出端OUT1以及第二时钟输出端OUT2。
在本实施例中，是将单个时钟输入信号转换为两个相位差180度的时钟输出信号，并利用脉宽调整模块11、比较模块12、以及采样模块13，对时钟输出信号的占空比进行调控。
在本实施例中，比较参考电压Vcom可以设置为时钟输入信号的振幅的一半，例如，时钟输入信号的振幅为VDD，比较参考电压Vcom就可以设置为0.5*VDD。也就是，时钟输入信号的电压为VDD，且在占空比为50％时，平均电压就是0.5*VDD。若占空比为40％，平均电压则是 0.4*VDD。
此外，在本实施例中，第一采样电压Vsa1是获取时钟输出信号的直流成分的电压，也就是在一个周期中的电压平均值。
在本实施例中，脉宽调整模块11包括一第一高压侧切换单元M1、一第二高压侧切换单元M2、一第一低压侧切换单元M3、以及一第二低压侧切换单元M4。
第一高压侧切换单元M1具有一第一端、一第二端以及一第三端。第二高压侧切换单元M2具有一第一端、一第二端以及一第三端。第一低压侧切换单元M3具有一第一端、一第二端以及一第三端。第二低压侧切换单元M4具有一第一端、一第二端以及一第三端。
在本实施例中，第一高压侧切换单元M1以及第二高压侧切换单元 M2是P型金属氧化物半导体场效电晶体(P-MOSFET)。第一低压侧切换单元M3以及第二低压侧切换单元M4是N型金属氧化物半导体场效电晶体(N-MOSFET)。
其中，第一高压侧切换单元M1的第一端电性连接脉宽调整模块11 的电源端VCC。第一高压侧切换单元M1的第二端电性连接第二低压侧切换单元M4的第二端，第一高压侧切换单元M1的第三端电性连接第二高压侧切换单元M2的第一端，第二高压侧切换单元M2的第二端电性连接第一低压侧切换单元M3的第二端，第二高压侧切换单元M2的第三端电性连接第一低压侧切换单元M3的第一端，第一低压侧切换单元M3的第三端电性连接第二低压侧切换单元M4的第一端，第二低压侧切换单元 M4的第三端电性连接接地端GND。
第一高压侧切换单元M1的第二端以及第二低压侧切换单元M4的第二端电性连接脉宽调整模块11的控制输入端11-2以及比较模块12的比较输出端12-3，第二高压侧切换单元M2的第二端以及第一低压侧切换单元 M3的第二端电性连接脉宽调整模块11的脉宽输入端IN以及时钟输入端 OUT。
在本实施例中，第一参考电压(图未示)大于0V，也就是第一参考电压可以根据实际需求进行调整设定，在本发明中不做限制，例如：10V 或是15V。
在本实施例中，时钟输入信号被输入脉宽调整模块11的脉宽输入端 11-1，经过第二高压侧切换单元M2以及第一低压侧切换单元M3的反相器电路进行相位处理。
当比较模块12的第二比较输入端12-2的第一采样电压Vsa大于第一比较输入端12-1的比较参考电压Vcom，比较模块12的比较输出端12-3 即会输出一高电压输出信号或是一低电压输出信号，用于控制脉宽调整模块11的第一高压侧切换单元M1的第二端以及第二低压侧切换单元M4 的第二端，也就是第一高压侧切换单元M1的第二端以及第二低压侧切换单元M4的闸极端，以控制时钟输入信号中每一周期的上升时间区间 (rising time)或是下降时间区间(falling time)，以调整时钟输入信号的占空比。
在本实施例中，比较模块12的比较输出端13-3的输出电压是用于控制第一高压侧切换单元M1以及第二低压侧切换单元M4的通道开启，以调整第二高压侧切换单元M2以及第一低压侧切换单元M3的输出效果。另外，结合比较模块12以及脉宽调整模块11的作用，更可以将时钟输出信号的占空比锁定在50％。
在本实施例中比较模块12的比较输出端12-3是输出一类比电压。比较输出端12-3输出的电压可以根据实际需求进行调整设计，在本实施例中，比较输出端12-3是用于开启第一高压侧切换元件M1是介于0V与1V 之间。
在本实施例中，比较参考电压Vcom是0.5*VDD，当第一采样电压 Vsa大于比较参考电压Vcom时，比较输出端12-3会输出一控制电压，使得第一高压侧开关单元M1的通道开启程度较小的方式进行作动，以及使得第二低压侧开关单元M4以通道开启程度较大的方式进行作动。此时，时钟输入信号的下降时间区间(falling time interval)以及上升时间区间(rising time interval)的波形都会经过调整，而且在这种状况下，时钟输入信号的上升时间区间的波形调整程度会比下降时间区间的波形调整程度要来得大。
当第一采样电压Vsa小于比较参考电压Vcom时，比较输出端12-3 会输出一控制电压，使得第一高压侧开关单元M1以通道开启程度较大的方式进行作动，以及使得第二低压侧开关单元M4以通道开启程度较小的方式进行作动。此时，时钟输入信号的下降时间区间以及上升时间区间的波形都会经过调整，而且在这种状况下，时钟输入信号的下降时间区间的波形调整程度会比上升时间区间的波形调整程度要来得大。
在本实施例中，时钟电路1还包括第一缓冲电路BU1、第二缓冲电路 BU2以及第三缓冲电路BU3。第一缓冲电路BU1设置在时钟输入端IN以及脉宽调整模块11的脉宽输入端11-1之间。第二缓冲电路BU2则设置在差动信号转换模块16的差动信号输出正端OUT+与第一时钟输出端OUT1 之间。第三缓冲电路BU3则设置在差动信号转换模块16的差动信号输出负端OUT-与第二时钟输出端OUT2之间。
〔本发明时钟电路的第二实施例〕
图2是本发明第二实施例的时钟电路的示意图。
图2的时钟电路2与图1的时钟电路1类似，然而时钟电路2与时钟电路1的差异在于：比较模块22的第一比较输入端22-1电性连接第一时钟输出端OUT1，以取得一第一采样电压Vsa1。第二比较输入端22-2电性连接第二时钟输出端OUT2，以取得一第二采样电压Vsa2。以下则详述时钟电路2的电路构成。
在本实施例中，时钟电路2包括一脉宽调整模块21、一比较模块22、一采样模块23、以及一差动信号转换模块26。
脉宽调整模块21包括一脉宽输入端21-1，一控制输入端21-2、一电源端VCC、一接地端GND以及一脉宽输出端21-3。
脉宽输入端21-1电性连接时钟输入端IN，以接收时钟输入信号，电源端VCC电性连接一第一参考电压(图未示)，接地端GND电性连接一接地电压，第一参考电压(图未示)大于0V。
采样模块23的第一输入端23-1电性连接时钟电路2的第一时钟输出端OUT1，采样模块23用于采样时钟电路2的第一时钟输出端OUT1的一第一采样电压Vsa1。采样模块23的第二输入端23-2电性连接时钟电路 2的第二时钟输出端OUT2，采样模块23用于采样时钟电路2的第二时钟输出端OUT2的一第二采样电压Vsa2。在本实施例中，采样模块23还包括一第一输出端23-3以及一第二输出端23-4(图未示)，分别用于电性连接比较模块22的第二比较输入端22-2以及第一比较输入端22-1。
差动信号转换模块26包括一差动信号输入端DEFIN、一差动信号输出正端OUT+以及一差动信号输出负端OUT-。
其中，差动信号输入端DEFIN电性连接脉宽调整模块21的脉宽输入端21-3，差动信号转换模块26，接收经过调整后的时钟输出信号，以输出两个相位差180度的时钟信号，分别通过差动信号输出正端OUT+以及差动信号输出负端OUT-输出时钟输出信号。
在本实施例中，差动信号转换模块26是由复数个反相器构成，差动信号转换模块26的电路组成可以根据实际需求进行设计调整，在本发明中不做限制。
比较模块22包括一第一比较输入端22-1、一第二比较输入端22-2以及一比较输出端22-3。第一比较输入端22-1电性连接采样模块43，以取得第一采样电压Vsa1。第二比较输入端22-1电性连接采样模块23，以取得第二采样电压Vsa2。比较模块22的比较输出端22-3电性连接脉宽调整模块21的控制输入端21-2。
在本实施例中，时钟电路2还包括一第一缓冲电路BU1、一第二缓冲电路BU2、以及一第三缓冲电路BU3。
其中，时钟输入端IN通过第一缓冲电路BU1电性连接脉宽调整模块 21的脉宽输入端21-1。差动信号输出正端OUT+以及一差动信号输出负端 OUT-分别通过第二缓冲电路BU2以及第三缓冲电路BU3电性连接第一时钟输出端OUT1以及第二时钟输出端OUT2。
在本实施例中，是将单个时钟输入信号转换为两个相位差180度的时钟输出信号，并利用脉宽调整模块21、比较模块22、以及采样模块23，对时钟输出信号的占空比进行调控。请参照图3A、图3B以及图3C，图 3A以及图3B是图1中的时钟电路的时钟输入信号未经调整脉宽的示意图。图3C是图1中的时钟电路的时钟输入信号经过调整脉宽后的示意图。
在图3A中，时钟输入信号的占空比是40％，小于50％。因此第一采样电压Vsa会低于比较参考电压Vcom。
而在图3B中，由于第一采样电压Vsa小于比较参考电压Vcom (0.5*VDD)，因此比较模块12会输出一控制电压，开启第一高压侧切换单元M1以及第二低压侧切换单元M4，以调整时钟输入信号的上升时间区间以及下降时间区间的波形。如图3B所示的时钟输出信号的波形，
如图3C所示，时钟输入信号经过脉宽调整模块13的调整后，占空比就可以稳定在50％。
〔本发明时钟电路的第三实施例〕
请参照图4，图4是本发明第三实施例的时钟电路的示意图。
在本实施例中，时钟电路3，具有一时钟输入端IN以及一时钟输出端OUT，其中，该时钟输入端接收一时钟输入信号，该时钟输出端输出一时钟输出信号。
时钟电路3包括一脉宽调整模块31、一比较模块32、一采样模块33、一第一反相器34、以及一第二反相器35。
第一反相器34包括一第一端以及一第二端，第一反相器34的第一端电性连接时钟输入端IN，第一反相器34的第二端电性连接时钟输出端 OUT。
第二反相器35包括一第一端以及一第二端，第二反相器35的第一端电性连接时钟输入端IN。
脉宽调整模块31具有一脉宽输入端31-1，一控制输入端31-2、一电源端VCC、一接地端GND以及一脉宽输出端31-3。脉宽输入端31-1电性连接时钟输入端IN，以接收时钟输入信号，电源端VCC电性连接一第一参考电压(图未示)，接地端GND电性连接一接地电压。
脉宽输出端31-3电性连接时钟输出端OUT。第一参考电压(图未示) 大于该接地电压。
采样模块33，具有一第一端以及一第二端，采样模块33的第一端电性连接时钟电路3的时钟输出端OUT，采样模块33用于采样时钟电路3 的时钟输出端OUT的一第一采样电压Vsa1。
比较模块32，包括一第一比较输入端32-1、一第二比较输入端32-2 以及一比较输出端32-3。第一比较输入端32-1电性连接一比较参考电压 Vcom，第二比较输入端33-2电性连接采样模块33的第二端，第二比较输入端32-2接收第一采样电压Vsa1，比较模块32的比较输出端32-3电性连接脉宽调整模块31的控制输入端31-2。
第二反相器35的第二端电性连接脉宽调整模块31的脉宽输入端 31-1。
脉宽调整模块31包括：一第一高压侧切换单元M1、一第一高压侧切换单元M2、一第一低压侧切换单元M3、以及一第二低压侧切换单元M4。
第一高压侧切换单元M1具有一第一端、一第二端以及一第三端。第一高压侧切换单元M2具有一第一端、一第二端以及一第三端。第一低压侧切换单元M3具有一第一端、一第二端以及一第三端。第二低压侧切换单元M4具有一第一端、一第二端以及一第三端。
其中，第一高压侧切换单元M1的第一端电性连接脉宽调整模块21 的电源端VCC。第一高压侧切换单元M1的第二端电性连接第二低压侧切换单元M4的第二端。第一高压侧切换单元M1的第三端电性连接第二高压侧切换单元M2的第一端。第二高压侧切换单元M2的第二端电性连接第一低压侧切换单元M3的第二端。第二高压侧切换单元M2的第三端电性连接第一低压侧切换单元M3的第一端。第一低压侧切换单元M1的第三端电性连接第二低压侧切换单元M4的第一端。第二低压侧切换单元 M4的第三端电性连接接地端GND。
在本实施例中，时钟电路3还包括第一缓冲电路BU1以及第二缓冲电路BU2。第一缓冲电路BU1设置在时钟输入端IN以及第一反相器34 之间。第二缓冲电路BU2则设置在第一反相器与时钟输出端OUT之间。
在本实施例中，是利用脉宽调整模块31作为回授单元对时钟输入信号进行调整。
请参照图5A、图5B以及图5C，图5A以及图5B是图4中的时钟电路的时钟输入信号未经调整脉宽的示意图。图5C是图4中的时钟电路的时钟输入信号经过调整脉宽后的示意图。
在图5A中，时钟输入信号的占空比是40％，小于50％。因此第一采样电压Vsa1会低于比较参考电压Vcom。
而在图5B中，由于第一采样电压Vsa1小于比较参考电压Vcom (0.5*VDD)，因此比较模块32会输出一控制电压，开启第一高压侧切换单元M1以及第二低压侧切换单元M4，以调整时钟输入信号的上升时间区间以及下降时间区间的波形。如图5B所示的时钟输出信号的波形，
如图5C所示，时钟输入信号经过脉宽调整模块33的调整后，占空比就可以稳定在50％。
〔本发明时钟电路的第四实施例〕
请参照图6，图6是本发明第四实施例的时钟电路的示意图。
在本实施例中，时钟电路5，具有一第一时钟输入端IN1、一第二时钟输入端IN2、一第一时钟输出端OUT1以及一第二时钟输出端OUT2。
第一时钟输入端IN1接收一第一时钟输入信号，第二时钟输入端IN2 接收一第二时钟输入信号，在本实施例中，第一时钟输入信号与第二时钟输入信号彼此互为相位差180度的时钟信号。第一时钟输出端OUT1以及第二时钟输出端OUT2是差动信号的输出正端以及输出负端，在本实施例中，第一时钟输出端OUT1是差动信号输出正端，第二时钟输出端OUT2则是差动信号输出负端。第一时钟输出端OUT1与第二时钟输出端OUT2
时钟电路5包括一第一时钟反相器CIN1以及一第二时钟反相器 CIN2。第一时钟反相器CIN1包括一第一端以及一第二端。第一时钟反相器CIN1的第一端电性连接第一时钟输入端IN1，第一时钟反相器CIN1 的第二端电性连接第一时钟输出端OUT1。
第二时钟反相器CIN2包括一第一端以及一第二端。第二时钟反相器CIN2的第一端电性连接第二时钟输入端IN2，第二时钟反相器CIN2的第二端电性连接第二时钟输出端OUT2。
第一脉宽调整模块51，具有一第一脉宽输入端51-1，一第一控制输入端51-2、一第一电源端VCC1、一第一接地端GND1以及一第一脉宽输出端51-3，第一脉宽输入端电性连接该第一时钟输入端，以接收该时钟输入信号，该第一电源端电性连接一第一参考电压(图未示)，该第一接地端电性连接一接地电压，该第一脉宽输出端电性连接该第二时钟输出端。
第二脉宽调整模块55，具有一第二脉宽输入端55-1，一第二控制输入端55-2、一第二电源端VCC2、一第二接地端GND2以及一第二脉宽输出端55-3，第二脉宽输入端55-1电性连接第二时钟输入端IN2，以接收第二时钟输入信号。第二电源端VCC2电性连接一第三参考电压(图未示)，第二接地端GND2电性连接一第四参考电压(图未示)，该第二脉宽输出端电性连接该第一时钟输出端OUT1。
第一采样模块52，具有一第一端以及一第二端，第一采样模块52的第一端电性连接时钟电路5的第一时钟输出端OUT1，第一采样模块52 用于采样时钟电路5的第一时钟输出端OUT1的一第一采样电压Vsa1。
第二采样模块56，具有一第一端以及一第二端，第二采样模块56的第一端电性连接时钟电路5的第二时钟输出端OUT2，第二采样模块56 用于采样时钟电路5的第二时钟输出端OUT2的一第二采样电压Vsa2。
第一比较模块53，包括一第一比较输入端53-1、一第二比较输入端 53-2以及一比较输出端53-3。第一比较模块53的第一比较输入端53-1电性连接一第一比较参考电压Vcom1，第一比较模块53的该第二比较输入端53-2电性连接第一采样模块52的第二端，第一比较模块53的第二比较输入端53-2接收第一采样电压Vsa1，第一比较模块53的比较输出端53-3电性连接第一脉宽调整模块51的第一控制输入端51-2。
第二比较模块57，包括一第一比较输入端57-1、一第二比较输入端 57-2以及一比较输出端57-3。第二比较模块57的第一比较输入端57-1电性连接一第二比较参考电压Vcom2，第二比较模块57的第二比较输入端 57-2电性连接第二采样模块57的第二端，第二比较模块57的第二比较输入端57-2接收第二采样电压Vsa2，第二比较模块57的比较输出端57-3 电性连接第二脉宽调整模块55的第二控制输入端55-2。
第一脉宽调整模块包括一第一高压侧切换单元M1、一第二高压侧切换单元M2、一第一低压侧切换单元M3、以及一第二低压侧切换单元M4。
第一高压侧切换单元M1具有一第一端、一第二端以及一第三端。第二高压侧切换单元M2，具有一第一端、一第二端以及一第三端。第一低压侧切换单元M3，具有一第一端、一第二端以及一第三端。第二低压侧切换单元M4，具有一第一端、一第二端以及一第三端。
第一脉宽调整模块51的第一高压侧切换单元M1的第一端电性连接第一脉宽调整模块51的第一电源端VCC1。第一脉宽调整模块51的第一高压侧切换单元M1的第二端电性连接第一脉宽调整模块51的第二低压侧切换单元M4的第二端。第一脉宽调整模块51的第一高压侧切换单元 M1的第三端电性连接第一脉宽调整模块M1的第二高压侧切换单元M2 的第一端。第一脉宽调整模块51的第二高压侧切换单元M2的第二端电性连接第一脉宽调整模块51的第一低压侧切换单元M3的第二端。第一脉宽调整模块51的第二高压侧切换单元M2的第三端电性连接第一脉宽调整模块51的第一低压侧切换单元M3的第一端。第一脉宽调整模块51 的第一低压侧切换单元M3的第三端电性连接第一脉宽调整模块51的第二低压侧切换单元M4的第一端。第一脉宽调整模块51的第二低压侧切换单元M4的第三端电性连接第一接地端GND1。
第二脉宽调整模块55包括一第一高压侧切换单元M5、一第二高压侧切换单元M6、一第一低压侧切换单元M7、以及一第二低压侧切换单元 M8。
第一高压侧切换单元M5具有一第一端、一第二端以及一第三端。第二高压侧切换单元M6具有一第一端、一第二端以及一第三端。第一低压侧切换单元M7具有一第一端、一第二端以及一第三端。第二低压侧切换单元M8具有一第一端、一第二端以及一第三端。
第二脉宽调整模块55的第一高压侧切换单元M5的第一端电性连接第二脉宽调整模块55的该第二电源端VCC2，第二脉宽调整模块55的第一高压侧切换单元M5的第二端电性连接第二脉宽调整模块55的第二低压侧切换单元M8的第二端。第二脉宽调整模块55的第一高压侧切换单元M5的第三端电性连接第二脉宽调整模块55的第二高压侧切换单元M6 的第一端，第二脉宽调整模块55的第二高压侧切换单元M6的第二端电性连接第二脉宽调整模块55的第一低压侧切换单元M7的第二端，第二脉宽调整模块55的第二高压侧切换单元M6的第三端电性连接第二脉宽调整模块55的第一低压侧切换单元M7的第一端，第二脉宽调整模块55 的第一低压侧切换单元M7的第三端电性连接第二脉宽调整模块55的第二低压侧切换单元M8的第一端，第二脉宽调整模块55的第二低压侧切换单元M8的第三端电性连接第二接地端GND2。
在本实施例中，时钟电路5还包括一第一缓冲电路BU1、一第二缓冲电路BU2、一第三缓冲电路BU3、以及第四缓冲电路BU4。
其中，第一缓冲电路BU1设置在第一时钟输入端IN1以及第一时钟反相器CIN1之间。第二缓冲电路BU2则设置在第一时钟反相器CIN1与第一时钟输出端OUT1之间。第三缓冲电路BU3设置在第二时钟输入端 IN1以及第三时钟反相器CIN1之间。第二缓冲电路BU2则设置在第一时钟反相器CIN1与第一时钟输出端OUT1之间。
在本实施例中，时钟电路5利用第一脉宽调整模块51以及第二脉宽调整模块55分别对第二时钟输出端OUT2以及第一时钟输出端OUT1输出时钟信号进行调控。
〔实施例的可能功效〕
综上所述，本发明实施例的时钟电路，利用结构简单的脉宽调整模块，结合采样模块、比较模块的回授控制，有效地将时钟输入信号的占空比进行调控，以使时钟电路输出的时钟输出信号的占空比，能够锁定在50％。在本发明的脉宽调整模块不仅结构简单，可以有效降低电路成本，还可以有效即时地监控调整则时钟输出信号的占空比，提高电路应用的表现。
以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。
【符号说明】
1、2、3、5：时钟电路
11、21、31：脉宽调整模块
12；22、32：比较模块
13、23、33：采样模块34：第一反相器
35：第二反相器
16、26：差动信号转换模块
51：第一脉宽调整模块
55：第二脉宽调整模块
52：第一采样模块
53：第一比较模块
56：第二采样模块
57：第二比较模块
11-1、21-1、31-1：脉宽输入端
51-1：第一脉宽输入端
55-1：第二脉宽输入端
11-2、21-2、31-2：控制输入端
51-2：第一控制输入端
55-2：第二控制输入端
11-3、21-3、31-3：脉宽输出端
51-3：第一脉宽输出端
55-3：第一脉宽输出端
12-1、22-1、32-1、53-1、57-1：第一比较输入端
12-2、22-2、32-2、53-2、57-2：第二比较输入端
12-3、22-3、32-3、53-3、57-3：比较输出端
13-1：第一输入端
13-2：第二输入端
BU1：第一缓冲电路
BU2：第二缓冲电路
BU3：第三缓冲电路
BU4：第四缓冲电路
M1：第一高压侧切换单元
M2：第二高压侧切换单元
M3：第一低压侧切换单元
M4：第二低压侧切换单元
IN：时钟输入端
IN1：第一时钟输入端
IN2：第二时钟输入端
OUT：时钟输出端
OUT1：第一时钟输出端
OUT2：第二时钟输出端
OUT+：差动信号输出正端
OUT-：差动信号输出负端
Vsa1：第一采样电压
Vsa2：第二采样电压
Vcom：比较参考电压
CIN1：第一时钟反相器
CIN2：第二时钟反相器
CIN3：第三时钟反相器
CIN4：第四时钟反相器 DEFIN：差动信号输入端。

Claims (10)

1.一种时钟电路，具有一时钟输入端以及一时钟输出端，其中，该时钟输入端接收一时钟输入信号，该时钟输出端输出一时钟输出信号，该时钟电路包括：
一脉宽调整模块，具有一脉宽输入端，一控制输入端、一电源端、一接地端以及一脉宽输出端，该脉宽输入端电性连接该时钟输入端，以接收该时钟输入信号，该电源端电性连接一第一参考电压，该接地端电性连接一接地电压，该脉宽输出端电性连接该时钟输出端；
一采样模块，具有一第一输入端、一第二输入端以及一第一输出端，该采样模块的该第一输入端电性连接该时钟电路的该时钟输出端，该采样模块用于采样该时钟电路的该时钟输出端的一第一采样电压，该第一输出端用于输出该第一采样电压；
一比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第二比较输入端电性连接该采样模块的该第一输出端，该第二比较输入端接收该第一采样电压，该比较模块的该比较输出端电性连接该脉宽调整模块的该控制输入端；
一差动信号转换模块，设置在该脉宽输出端以及该时钟输出端之间，该差动信号转换模块包括一差动信号输入端、一差动信号输出正端以及一差动信号输出负端；
其中，该时钟电路还包括一另一时钟输出端，该差动信号输入端电性连接该脉宽调整模块的脉宽输出端，该差动信号输出正端以及该差动信号输出负端分别电性连接该时钟电路的该时钟输出端以及该另一时钟输出端，以输出两个相位差180度的时钟信号，该采样模块的该第二输入端电性连接该另一时钟输出端。
2.根据权利要求1所述的时钟电路，其中，该第一比较输入端接收该第二时钟输出端的一第二采样电压，该第二比较输入端接收第一时钟输出端的该第一采样电压，该第一采样电压是根据该时钟输出端的时钟输出信号而决定，该第二采样电压是根据该另一时钟输出端的时钟输出信号而决定。
3.根据权利要求1所述的时钟电路，其中，该第一比较输入端电性连接一比较参考电压，该第二比较输入端电性连接该第一采样电压，该第一采样电压是根据该时钟输出端以及该另一时钟输出端各自的时钟输出信号而决定。
4.根据权利要求1所述的时钟电路，其中，该第一比较输入端电性连接一比较参考电压，该第二比较输入端电性连接该第一采样电压，该第一采样电压是根据该时钟输出端的时钟输出信号而决定。
5.根据权利要求1所述的时钟电路，其中，该脉宽调整模块包括：
一第一高压侧切换单元，具有一第一端、一第二端以及一第三端；
一第二高压侧切换单元，具有一第一端、一第二端以及一第三端；
一第一低压侧切换单元，具有一第一端、一第二端以及一第三端；以及
一第二低压侧切换单元，具有一第一端、一第二端以及一第三端；
其中，该第一高压侧切换单元的该第一端电性连接该脉宽调整模块的该电源端，该第一高压侧切换单元的该第二端电性连接该第二低压侧切换单元的该第二端，该第一高压侧切换单元的该第三端电性连接该第二高压侧切换单元的该第一端，第二高压侧切换单元的该第二端电性连接该第一低压侧切换单元的该第二端，该第二高压侧切换单元的该第三端电性连接该第一低压侧切换单元的该第一端，该第一低压侧切换单元的该第三端电性连接该第二低压侧切换单元的该第一端，该第二低压侧切换单元的该第三端电性连接该接地端。
6.根据权利要求5所述的时钟电路，其中，该比较模块的该比较输出端输出一控制电压，用于控制该脉宽调整模块的该第一高压侧切换单元以及该第二低压侧切换单元，以调整时钟输出信号的波形以及占空比。
7.根据权利要求5所述的时钟电路，其中，该第一高压侧切换单元以及该第二高压侧切换单元分别是一P型金属氧化物半导体场效电晶体，该第一低压侧切换单元以及该第二低压侧切换单元分别是一N型金属氧化物半导体场效电晶体。
8.根据权利要求5所述的时钟电路，其中，该第一高压侧切换单元的该第二端以及该第二低压侧切换单元的该第二端电性连接该脉宽调整模块的该控制输入端以及该比较模块的该比较输出端，该第二高压侧切换单元的该第二端以及该第一低压侧切换单元的该第二端电性连接该脉宽调整模块的该脉宽输入端以及该时钟输入端。
9.一种时钟电路，具有一时钟输入端以及一时钟输出端，其中，该时钟输入端接收一时钟输入信号，该时钟输出端输出一时钟输出信号，该时钟电路包括：
一第一反相器，包括一第一端以及一第二端，该第一反相器的该第一端电性连接该时钟输入端，该第一反相器的该第二端电性连接该时钟输出端；
一第二反相器，包括一第一端以及一第二端，该第二反相器的该第一端电性连接该时钟输入端；
一脉宽调整模块，具有一脉宽输入端，一控制输入端、一电源端、一接地端以及一脉宽输出端，该脉宽输入端电性连接该时钟输入端，以接收该时钟输入信号，该电源端电性连接一第一参考电压；
一采样模块，具有一第一端以及一第二端，该第一端电性连接该时钟电路的该时钟输出端，该采样模块用于采样该时钟电路的该时钟输出端的一第一采样电压；以及
一比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第一比较输入端电性连接一比较参考电压，该第二比较输入端电性连接该采样模块的该第二端，该第二比较输入端接收该第一采样电压，该比较模块的该比较输出端电性连接该脉宽调整模块的该控制输入端；
其中，该第二反相器的该第二端电性连接该脉宽调整模块的该脉宽输入端。
10.一种时钟电路，具有一第一时钟输入端、一第二时钟输入端、一第一脉输出端以及一第二时钟输出端，其中，该第一时钟输入端接收一第一时钟输入信号，该第二时钟该时钟输出端输出一时钟输出信号，该时钟电路包括：
一第一时钟反相器，包括一第一端以及一第二端，该第一时钟反相器的该第一端电性连接该第一时钟输入端，该第一时钟反相器的该第二端电性连接该第一时钟输出端；
一第二时钟反相器，包括一第一端以及一第二端，该第二时钟反相器的该第一端电性连接该第二时钟输入端，该第二时钟反相器的该第二端电性连接该第二时钟输出端；
一第一脉宽调整模块，具有一第一脉宽输入端，一第一控制输入端、一第一电源端、一第一接地端以及一第一脉宽输出端，该第一脉宽输入端电性连接该第一时钟输入端，以接收该时钟输入信号，该第一电源端电性连接一第一参考电压，该第一接地端电性连接一接地电压，该第一脉宽输出端电性连接该第二时钟输出端；
一第二脉宽调整模块，具有一第二脉宽输入端，一第二控制输入端、一第二电源端、一第二接地端以及一第二脉宽输出端，该第二脉宽输入端电性连接该第二时钟输入端，以接收该第二时钟输入信号，该第二电源端电性连接一第三参考电压，该第二接地端电性连接一第四参考电压，该第二脉宽输出端电性连接该第一时钟输出端；
一第一采样模块，具有一第一端以及一第二端，该第一采样模块的该第一端电性连接该时钟电路的该第一时钟输出端，该第一采样模块用于采样该时钟电路的该第一时钟输出端的一第一采样电压；
一第二采样模块，具有一第一端以及一第二端，该第二采样模块的该第一端电性连接该时钟电路的该第二时钟输出端，该第二采样模块用于采样该时钟电路的该第二时钟输出端的一第二采样电压；
一第一比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第一比较模块的该第一比较输入端电性连接一第一比较参考电压，该第一比较模块的该第二比较输入端电性连接该第一采样模块的该第二端，该第一比较模块的该第二比较输入端接收该第一采样电压，该第一比较模块的该比较输出端电性连接该第一脉宽调整模块的该第一控制输入端；
一第二比较模块，包括一第一比较输入端、一第二比较输入端以及一比较输出端，该第二比较模块的该第一比较输入端电性连接一第二比较参考电压，该第二比较模块的该第二比较输入端电性连接该第二采样模块的该第二端，该第二比较模块的该第二比较输入端接收该第二采样电压，该第二比较模块的该比较输出端电性连接该第二脉宽调整模块的该第二控制输入端。
CN201810893673.2A 2018-08-07 2018-08-07 具有脉宽调整模块的时钟电路 Active CN110830011B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810893673.2A CN110830011B (zh) 2018-08-07 2018-08-07 具有脉宽调整模块的时钟电路
TW107128804A TWI674758B (zh) 2018-08-07 2018-08-17 具有脈寬調整模組的時脈電路
US16/392,702 US10630273B2 (en) 2018-08-07 2019-04-24 Clock circuit having a pulse width adjustment module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810893673.2A CN110830011B (zh) 2018-08-07 2018-08-07 具有脉宽调整模块的时钟电路

Publications (2)

Publication Number Publication Date
CN110830011A CN110830011A (zh) 2020-02-21
CN110830011B true CN110830011B (zh) 2023-03-24

Family

ID=69023769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810893673.2A Active CN110830011B (zh) 2018-08-07 2018-08-07 具有脉宽调整模块的时钟电路

Country Status (3)

Country Link
US (1) US10630273B2 (zh)
CN (1) CN110830011B (zh)
TW (1) TWI674758B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121132B (zh) * 2020-08-31 2023-10-13 长鑫存储技术(上海)有限公司 测试电路、测试装置及其测试方法
CN114499506A (zh) 2020-10-28 2022-05-13 长鑫存储技术有限公司 振荡器及时钟产生电路
CN114421891A (zh) * 2020-10-28 2022-04-29 长鑫存储技术有限公司 时钟产生电路、存储器以及时钟占空比校准方法
EP4044434B1 (en) 2020-10-28 2024-01-10 Changxin Memory Technologies, Inc. Clock generation circuit, memory, and clock duty cycle calibration method
US11424745B2 (en) 2020-10-28 2022-08-23 Changxin Memory Technologies, Inc. Oscillation circuit and clock generation circuit
KR20220131979A (ko) 2020-10-28 2022-09-29 창신 메모리 테크놀로지즈 아이엔씨 교정 회로, 메모리 및 교정 방법
JP7449395B2 (ja) 2020-10-28 2024-03-13 チャンシン メモリー テクノロジーズ インコーポレイテッド メモリ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082485A1 (fr) * 2000-04-24 2001-11-01 Huawei Technologies Co., Ltd. Circuit de reglage de la largeur d'impulsion d'une horloge de retard a haute et moyenne frequences
CN1321002A (zh) * 2000-04-24 2001-11-07 华为技术有限公司 长延迟时钟脉宽调整电路
TW200610290A (en) * 2004-09-10 2006-03-16 Elite Semiconductor Esmt Spread spectrum clock generator and method of generating spread spectrum clock
TWI283109B (en) * 2000-11-29 2007-06-21 Nec Electronics Corp Circuit and method for controlling clock
CN102150368A (zh) * 2008-11-28 2011-08-10 三菱电机株式会社 互补型脉冲宽度调制电路、及数模转换装置
CN104022777A (zh) * 2014-02-07 2014-09-03 威盛电子股份有限公司 工作周期校正器
CN106370096A (zh) * 2016-09-23 2017-02-01 中国科学院苏州生物医学工程技术研究所 Lvdt的测量电路及其测量方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI331854B (en) * 2006-12-15 2010-10-11 Ind Tech Res Inst All digital pulse-width control apparatus
KR101735497B1 (ko) * 2011-12-30 2017-05-15 인텔 코포레이션 포워딩된 클록 지터 감소
KR101418046B1 (ko) * 2012-12-18 2014-07-10 연세대학교 산학협력단 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기
US9236853B2 (en) * 2014-02-04 2016-01-12 Fujitsu Limited Digital duty cycle correction
US9831774B2 (en) * 2015-04-09 2017-11-28 Mediatek Inc. Constant on-time pulse width control-based scheme used in voltage converter

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082485A1 (fr) * 2000-04-24 2001-11-01 Huawei Technologies Co., Ltd. Circuit de reglage de la largeur d'impulsion d'une horloge de retard a haute et moyenne frequences
CN1321002A (zh) * 2000-04-24 2001-11-07 华为技术有限公司 长延迟时钟脉宽调整电路
TWI283109B (en) * 2000-11-29 2007-06-21 Nec Electronics Corp Circuit and method for controlling clock
TW200610290A (en) * 2004-09-10 2006-03-16 Elite Semiconductor Esmt Spread spectrum clock generator and method of generating spread spectrum clock
CN102150368A (zh) * 2008-11-28 2011-08-10 三菱电机株式会社 互补型脉冲宽度调制电路、及数模转换装置
CN104022777A (zh) * 2014-02-07 2014-09-03 威盛电子股份有限公司 工作周期校正器
CN106370096A (zh) * 2016-09-23 2017-02-01 中国科学院苏州生物医学工程技术研究所 Lvdt的测量电路及其测量方法

Also Published As

Publication number Publication date
US10630273B2 (en) 2020-04-21
TW202008721A (zh) 2020-02-16
US20200052681A1 (en) 2020-02-13
CN110830011A (zh) 2020-02-21
TWI674758B (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
CN110830011B (zh) 具有脉宽调整模块的时钟电路
KR100590464B1 (ko) 샘플링 스위치
JP5431992B2 (ja) トランスミッションゲート及び半導体装置
US20080048736A1 (en) Differential circuit and output buffer circuit including the same
US10591512B2 (en) Measurement apparatus
TWI508452B (zh) 驅動電路之位準偏移器及其運作方法
US7705630B1 (en) Negative voltage level shifter having simplified structure
US8810283B2 (en) CMOS transistor linearization method
US8456343B2 (en) Switched capacitor type D/A converter
US7332941B2 (en) Analog switch circuit and sample-and-hold circuit including the same
US9490758B2 (en) Power amplifier
TW201406066A (zh) 動態控制電位移位電路
US11341881B2 (en) Level shifter circuit applied to display apparatus
US20100289936A1 (en) Buffer circuit, image sensor chip comprising the same, and image pickup device
US9400516B2 (en) Voltage converting device
JP2006109059A (ja) 電子回路
US7667520B2 (en) Level shift device having reduced error in the duty ratio of the output signal
US10998894B1 (en) Duty cycle corrector
US8354874B1 (en) Kickback cancellation in class B type circuits using AC coupling
KR100498611B1 (ko) 반도체소자의 트랜지스터를 이용한 스위칭 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant