KR20060013205A - 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 - Google Patents

다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 Download PDF

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KR20060013205A
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Abstract

본 발명은 다중 위상 클럭의 듀티 사이클(duty cycle)을 보상하기 위한 디지털 회로에 관한 것이다.
본 발명에 의한 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로는 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성하는 토글 플립플롭; 상기 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는 듀티 보정회로; 상기 출력 클럭(CoutP)의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값 DLY를 생성하는 듀티 검출회로; 및 상기 출력 클럭(CoutP)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 출력 클럭(CoutP)의 위상을 180ㅀ반전시키는 위상 반전기;를 포함함을 특징으로 한다.
본 발명에 의하면, 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능하며 또한, 디지털 방식으로 듀티 양을 제어하므로 최대범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보정된다.

Description

다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로{An All-Digital Duty Cycle Correction Circuit for Multi-phase clock Application}
도 1a은 종래의 아날로그 방식의 듀티 사이클 보정 회로의 일실시예를 도시한 것이다.
도 1b는 종래의 아날로그 방식의 듀티 사이클 보정 회로의 다른 일실시예를 도시한 것이다.
도 2는 본 발명에 의한 디지털 듀티 사이클 보정 회로의 블록도를 도시한 것이다.
도 3은 본 발명에 의한 디지털 듀티 사이클 보정 회로에서 듀티 보정회로의 상세도이다.
도 4는 본 발명에 의한 디지털 듀티 사이클 보정 회로에서 듀티 검출회로의 상세도이다.
도 5(a)와 5(b)는 지연소자의 지연 양이 클럭의 반주기보다 작은 경우와 큰 경우에 대해서, 도 2에 보인 전체회로의 동작 방식을 각각 도시하였다.
도 6은 듀티 검출회로의 구성요소인 양방향 쉬프트 레지스터의 상세도를 도시한 것이다.
도 7은 모의 실험을 통한 1GHz 입력 클럭에 대하여 출력 클럭의 듀티 사이클 보정 과정을 도표로 나타낸 것이다.
본 발명은 클럭의 듀티 사이클에 관한 것으로, 특히 내부 생성 클럭의 듀티 사이클 보정회로에 관한 것이다.
듀티 사이클 보정회로의 모든 블록이 디지털 로직으로 구현 가능하므로, 동작 온도 변화, 공정 변화 및 전원전압의 변화에 대해 동작 특성이 양호하며, 넓은 범위의 입력 클럭 듀티 왜곡에 대해서도 보정이 가능하다. 다중 위상 클럭들 간의 위상 정보가 일정하게 유지되므로, 다중 위상 클럭을 필요로 하는 시스템에 응용이 가능하다. 또한, 듀티 정보가 디지털 코드 값으로 저장되므로, 대기모드로부터 정상 동작모드로의 빠른 전환이 가능하다.
클럭의 상승 에지와 하강 에지를 모두 사용하는 SDRAM(DDR-SDRAM)과 고속의 데이터 전송을 목적으로 하는 MUX/DEMUX 등의 회로들에 있어 50% 듀티 사이클을 정확히 유지하는 클럭은 전체 시스템의 성능을 결정하는 중요한 요소이다. 더욱이, 파이프라인 아날로그-디지털 변환기(pipeline-ADC)와 같은 응용에서는, 50%의 듀티 사이클을 정교하게 유지하게끔 하는 보정뿐만 아니라, 다중 위상 클럭간의 위상 정보 또한 일정하게 유지시키는 것 또한 중요하게 된다.
이러한 듀티 사이클 문제점을 해결하기 위해 종래에 이용되던 대표적인 아날로그 방식의 듀티 사이클 보정 회로들을 도 1a와 도 1b에 각각 나타내었다.
도 1a은 종래의 아날로그 방식의 듀티 사이클 보정 회로의 일실시예를 도시한 것으로, 듀티 사이클 보정수단(110)와 제어 전압 발생기(120)로 이루어진다.
듀티 사이클 보정수단(110)와 제어 전압 발생기(120)의 입출력은 서로 상보적인(complementary) 값을 갖는 이중-입력, 이중-출력 시스템(double-input, double-output system)이다.
제어 전압 발생기(120)는 클럭 듀티 사이클을 50%로 유지하기 위해, 듀티 사이클에 비례하는 아날로그 옵셋 전압을 발생시킨다.
듀티 사이클 보정수단(110)은 상기 아날로그 옵셋 전압을 제어전압으로 받아들여 클럭의 듀티 사이클을 보정한다.
이 방식은 적은 칩 면적과 낮은 전력소모를 갖는 장점이 있어 널리 사용되어 왔다. 그러나, 아날로그 회로 구성에 따라, 온도, 공정, 전압 변화에 민감한 특성을 보이며, 전원전압이 감소하거나 아날로그 회로부의 동작이 차단되도록 하는 대기모드 상태에서는 듀티 사이클 보정 정보를 잃어버리는 단점이 있다.
그리고, 정확한 동작을 위해서는 입력 클럭의 상승부, 하강부의 기울기가 완만해야 하므로 고속의 클럭에 대한 듀티 사이클 보정이 어렵다. 또한, 클럭 듀티 사이클 보정시 클럭의 상승부, 하강부 위상이 모두 변화하므로 다중 위상 클럭(multi phase clock)에 대한 각 클럭의 위상 정보가 유지되지 못한다.
따라서, 상기 방식은 조정 가능한 옵셋 전압의 범위가 제한적이고, 입력 클럭의 상승부 및 하강부의 기울기 변화 범위의 제한성으로 인해, 입력 클럭의 듀티 사이클이 약 40% 이상이 되어야 하는 단점이 있다.
도 1b는 종래의 아날로그 방식의 듀티 사이클 보정 회로의 다른 일실시예를 도시한 것이다.
두 개의 전압제어 지연소자(Voltage Controlled Delay Line, VCDL:130,135)와 펄스 폭 검출기(pulse width detector:150)는 도 1a에 보인 듀티 사이클 보정수단(110)과 동일한 기능을 수행한다. Coarse VCDL(130)의 지연양은 입력 클럭 주기의 50% 미만의 값으로 고정되어 있으며, fine VCDL(135)의 지연 양은 op-amp(170)의 출력 전압으로 조정 되는데, 두 VCDL(130,135)을 통과한 후의 전체 지연양이 입력 클럭(CLK_IN) 주기의 50%가 되도록 부궤환 루프를 통해 제어된다.
상기 펄스 폭 검출기(150)는 PLL의 위상 검출기와 기능이 유사한데, 입력 클럭의 상승 에지와 지연소자를 통과한 클럭의 상승에지를 이용하여 듀티가 보정된 클럭(CLK_OUT)을 생성한다. 이때, 입력 클럭에 의해 CLK_OUT의 상승시점이 결정되며, 지연된 클럭에 의해 CLK_OUT의 하강시점이 결정되므로, 결국, 출력 클럭의 상승에지는 듀티 보정과정동안 입력 클럭의 정보를 유지할 수 있게 된다. 펄스 폭 검출기(150)는 동작 방식의 특성 상, 두 입력 클럭이 동시에 High인 구간이 없어야 하므로, 펄스 쉐이퍼(pulse shaper;140,145)는 좁은 펄스폭을 갖는 출력 신호를 생성하는 역할을 한다.
출력 클럭(CLK_OUT)의 듀티 사이클 정보는 주파수-전압 변환기( (Frequency-Voltage Converter:160,165) 및 op-amp(170)를 사용해서 검출이 가능하다. FVC(160,165)는 클럭의 High 시간 및 Low 시간을 커패시터를 사용하여 비례 전압으로 변환하는데, 두개의 FVC(160,165)를 병렬로 사용함으로써 op-amp(170) 옵셋의 영향 및 노이즈의 영향을 제거하였다.
상기 방식은 클럭의 하강부의 변화 시점만을 제어하므로, 다중 위상 클럭을 사용하는 응용에 적합하며, 19MHz의 입력 주파수에서, 30% ~ 70%의 입력 듀티 에러에 대한 보정이 가능하다. 그러나, 여전히 아날로그 전압을 사용하여 지연 양을 제어하는 방식으로, 온도, 전압, 공정변화에 민감하며, 대기모드가 필요한 응용에는 적용이 어렵다. 또한 펄스 쉐이퍼(140,145)를 펄스 폭 검출기(150)의 입력단에 사용하여 펄스폭을 감소시키기 때문에, 높은 주파수에서는 동작이 어려운 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 칩 제작에 따른 공정 변화, 온도 및 전원전압 변화에 둔감한 특성을 갖고, 넓은 입력 듀티 에러에 대한 보정이 가능하며 또한, 다중 위상 클럭에 대해서 각 클럭의 위상 정보가 일정하게 유지 되도록 하는 디지털 방식의 듀티 사이클 보정 회로를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로는 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성하는 토글 플립플롭; 상기 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는 듀티 보정회로; 상기 출력 클럭(CoutP)의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값 DLY를 생성하는 듀티 검출회로; 및 상기 출력 클럭 (CoutP)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 출력 클럭(CoutP)의 위상을 180ㅀ반전시키는 위상 반전기;를 포함함을 특징으로 한다.
또한, 상기 듀티 사이클은 20bit의 써모미터 코드(thermometer code)인 DLY 값에 의해 결정되며, 상기 DLY 값이 증가하면, CoutP 클럭의 듀티 사이클이 감소하고, DLY 값이 감소하면, CoutP 클럭의 듀티 사이클이 증가함을 특징으로 한다.
또한, 상기 듀티 사이클 보정회로는 주기 T/2 지연소자와 XNOR게이트를 사용하여 주기 T의 보정 클럭을 재 합성하여 듀티 사이클을 보정하는 것을 특징으로 한다.
또한, 상기 듀티 검출회로는 주기 T의 클럭 CoutP를 입력받아 상기 CoutP를 주기 T의 40% 내지 60% 범위에서 지연되도록 하는 지연소자; 상기 지연소자의 출력이 상승 에지에서 'High'로 샘플링되는 D-플립플롭; 및 상기 D-플립플롭의 출력(Inc)이 'High'로 유지될 경우 디지털 코드 값을 1bit씩 증가시키는 양방향 쉬프트 레지스터를 포함함을 특징으로 한다.
또한, 상기 양방향 쉬프트 레지스터는 복수개의 레지스터로 이루어지며, 상기 레지스터는 셋/리셋이 가능한 플립플롭과 2:1 멀티플렉서로 구성됨을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 의한 디지털 듀티 사이클 보정 회로의 블록도를 도시한 것으로, 토글 플립플롭(210), 듀티 보정회로(220), 듀티 검출회로(230) 및 위상 반전 기(240)로 이루어진다.
토글 플립플롭(210)은 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성한다. 이때 발생된 기준 클럭은 토글 플립플롭(210)의 출력이므로, 입력 클럭의 듀티 왜곡 양에 상관없이, 항상 듀티가 50%로 보장된다. 따라서, 플립플롭의 셋업 시간(setup time)과 홀드 시간(hold time)만 확보되면, 입력 클럭의 듀티 사이클에 무관하게 듀티 보정이 가능하게 된다.
듀티 보정회로(duty corrector:220)는 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는데 이 때, CoutP의 듀티 사이클은 듀티 보정회로(220)의 또 다른 입력인 20bit의 써모미터 코드(thermometer code)인 DLY값에 의해 결정된다. DLY 값이 증가하면, CoutP 클럭의 듀티 사이클이 감소하고, DLY 값이 감소하면, CoutP 클럭의 듀티 사이클이 증가한다.
듀티 검출회로(duty detector:230)는 듀티 보정회로(220)의 출력클럭 CoutP의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값DLY를 생성한다. 만약 출력 클럭의 듀티 사이클이 50%보다 작게 되면, 듀티 검출회로는 코드 값 DLY를 감소시킨다.
이러한 회로 구성은, 듀티 사이클 측면에서 볼 때 부궤환(negative feedback) 루프를 구성하므로, 최종적으로 CoutP의 듀티 사이클이 10클럭 사이클 이내에 50%에 도달하게 되는 장점이 있다.
위상 반전기(240)는 출력 클럭(Cout)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 CoutP의 위상을 180°반전시키는 작용을 한다.
도 3은 본 발명에 의한 디지털 듀티 사이클 보정 회로에서 듀티 보정회로(220)의 상세도이다.
듀티 보정회로(duty corrector:220)는 지연소자(310)와 XNOR 게이트(320)로 구성되어 있다.
주기 2T의 기준클럭 Cref과 디지털 코드 DLY를 입력으로 하고, 클럭 CoutP을 생성한다. 기준 클럭과 지연소자(310)를 통과한 신호를 XNOR 게이트(320)에서 처리한 것은, 주기 T의 클럭(CoutP)을 합성하기 위한 목적과, 뒷 단의 듀티 검출회로(230) 출력인 DLY 코드 값이 증가할수록 CoutP의 듀티 사이클을 감소하게 하여, 듀티 사이클 면에서의 부궤환 루프를 구성하기 위함이다. 지연소자(310)의 지연 양은 코드 값 DLY의 증가에 따라 선형적으로 증가하는데, 지연소자(310)의 변화 가능한 지연 양은 공정, 온도, 전압 변화를 보상할 수 있도록, 입력클럭(Cin) 주기 T의 40% ~ 60%가 되도록 구성하였다.
도 4는 본 발명에 의한 디지털 듀티 사이클 보정 회로에서 듀티 검출회로의 상세도이다.
듀티 검출회로(Duty detector:230)는 주기 T의 클럭(CoutP)을 입력으로 받아들여 20bit 디지털 코드 DLY를 생성하는 것으로, 지연소자(410), D-플립플롭(420) 및 양방향 쉬프트 레지스터(Bidirectional Shift Register:430)로 구성된다.
지연소자(410)로는 듀티 보정회로(220)에 사용된 것과 같은 지연소자(310)를 사용하였는데, 이는 같은 코드 값 DLY에 대해 두 지연소자(310,410)의 지연 양이 동일하도록 하기 위함이다. 만약 CoutP의 듀티 사이클이 50%보다 크다면, 이는 두 지연소자(310,410)의 지연 양이 0.5T보다 작다는 것을 의미한다. 이 경우, D-플립플롭(420)의 입력이 되는 CoutP는 지연소자(410)를 통과한 신호 Ck의 상승 에지에서 항상 ‘High’로 샘플되므로, D-플립플롭(420)의 출력 Inc는 'High'로 유지된다. Inc가 ‘High’일 경우, 양방향 쉬프트 레지스터(BSR:430)은 디지털 코드 값을 1bit씩 증가시킨다.
도 5(a)와 5(b)에는 지연소자의 지연 양(Td)이 클럭의 반주기(T/2)보다 작은 경우와 큰 경우에 대해서, 도 2에 보인 전체회로의 동작 방식을 각각 도시하였다.
듀티 사이클을 보정하는 과정 동안, CoutP의 하강 에지는 고정되어 있고, 상승 에지의 변화 시점만이 듀티가 50%가 유지되도록 가변적으로(variable) 조정된다. 따라서, 위상 반전기(inverter)를 통과한 최종 클럭 Cout은 상승 에지의 위상이 일정하게 유지되므로, 다중 위상이 필요한 응용에 적용이 가능하게 된다.
도 6은 듀티 검출회로의 구성요소인 양방향 쉬프트 레지스터의 상세도를 도시한 것이다.
전체 블록은 20개의 레지스터들로 이루어지며, 각 레지스터는 set/reset이 가능한 플립플롭과 2:1 MUX로 구성된다.
초기에는 하위 10bit은 ‘High’ 값을 갖고, 상위 10bit은 ‘Low’ 값을 갖도록 설정하여, 각 지연소자의 초기 지연 양이 대략 0.5T가 되도록 설정한다. Inc 가 ‘High’일 경우, 클럭에 동기 되어 ‘High’ 값이 오른쪽으로 한 bit씩 증가하며, Inc가 ‘Low’일 경우, ‘Low’ 값이 왼쪽으로 한 bit식 증가한다.
도 7은 모의 실험을 통한 1GHz 입력 클럭에 대하여 출력 클럭의 듀티 사이클 보정 과정을 도표로 나타낸 것이다.
0°~ 80°의 온도 변화, 10%의 전원전압의 변화를 모의 실험 조건에 반영하였다. 모의 실험의 조건은 전원전압과 동작온도 조건이 각각 서로 다른 SS(VDD=1.8V, T=30C), TT(VDD=1.62V, T=80C), FF(VDD=1.98V, T=0C)의 세가지 공정 조건에 대하여 모의 실험을 수행한 결과, 15% ~ 90%에 이르는 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능함을 볼 수 있다.
또한, 디지털 방식으로 듀티 양을 제어하므로, 최대 범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보장된다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능하며 또한, 디지털 방식으로 듀티 양을 제어하므로 최대범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보정된다.

Claims (15)

  1. 제 1 클럭 주기를 갖는 신호를 입력으로 하여 상기 제 1 클럭 주기의 두 배인 주기를 갖는 기준 신호를 생성하는 플립플롭;
    상기 기준 신호로부터 상기 기준신호 주기의 반인 제 2 클럭 주기를 갖는 신호를 생성하는 듀티 보정회로;
    상기 제 2 클럭 주기 신호의 듀티 에러 양을 측정하여, 상기 제 2 클럭 주기 신호의 듀티 사이클이 50%가 되도록 제어하는 디지털 코드 값을 생성하는 듀티 검출회로; 및
    상기 제 2 클럭 주기 신호의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 제 2 클럭 주기 신호의 위상을 180°반전시키는 위상 반전기;를 포함함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  2. 제 1항에 있어서, 상기 듀티 사이클은
    상기 디지털 코드 값에 연동하여 상기 제 2 클럭 주기 신호의 듀티 사이클이 변화시키는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
  3. 제 1항 또는 제 2항에 있어서, 상기 디지털 코드 값은 복수개의 이진 비트로 구성된 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  4. 제1항에 있어서, 상기 듀티 사이클은
    복수 개의 이진 비트로 구성된 써모미터 코드(thermometer code)에 의해 결정되며, 상기 써모미터 코드 값이 증가하면, 상기 제 2 클럭 주기 신호의 듀티 사이클이 감소하고, 상기 써모미터 코드 값이 감소하면, 상기 제 2 클럭 주기 신호의 듀티 사이클이 증가함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  5. 제1항에 있어서, 상기 듀티 사이클 보정회로는
    지연소자와 논리게이트를 사용하여 상기 제 1 클럭 주기와, 상기 제 2 클럭주기의 신호를 재 합성하여 듀티 사이클을 보정하는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  6. 제5항에 있어서, 상기 지연소자는 상기 제1 클럭 주기의 반 정도에 해당하는 시간을 지연시키는 것을 특징으로 하는 다중위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  7. 제5항에 있어서, 상기 논리 게이트는 익스클루시브 노어(XNOR) 게이트임을 특징으로 하는 다중위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  8. 제1항에 있어서, 상기 듀티 검출회로는
    주기 T의 클럭 신호를 입력받아 상기 클럭신호를 주기 T의 40% 내지 60% 범위에서 지연되도록 하는 지연소자;
    상기 지연소자의 출력의 상승 에지에서 'High'로 샘플링되는 D-플립플롭; 및
    상기 D-플립플롭의 출력(Inc)이 'High'로 유지될 경우 디지털 코드 값을 1비트씩 증가시키는 레지스터를 포함함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  9. 제 8항에 있어서, 상기 레지스터는 그 출력 이진값이 양방향으로 쉬프트 가능한 양방향(bidirectional) 쉬프트 레지스터인 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  10. 제8항에 있어서, 상기 레지스터는
    복수개의 단위 레지스터로 이루어지며, 상기 단위 레지스터는 셋/리셋이 가능한 플립플롭과 2:1 멀티플렉서로 구성됨을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  11. 제1항에 있어서, 상기 플립플롭은
    T-타입(toggle 타입)의 플립플롭인 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  12. 제1항에 있어서 상기 듀티 사이클 보정작용은 상기 듀티 검출회로의 피드백 작용에 의해서 상기 듀티 보정회로에서 이루어지는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  13. 소정의 클럭 주기 T를 갖는 신호를 입력으로 하여 상기 주기의 두 배인 2T의 클럭 주기를 발생하는 클럭신호 발생기;
    상기 2T 클럭 주기 신호를 하나의 입력으로 하여 상기 소정의 클럭 주기 T와 실질적으로 동일한 주기 T1를 갖는 신호를 생성하는 듀티 보정회로;
    상기 듀티 보정회로의 출력을 입력받아 상기 출력값에 연동하는 디지털 코드를 발생하는 듀티 검출회로;
    상기 디지털 코드는 상기 듀티 보정회로의 또 다른 입력으로 피드백되는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  14. 제 13항에 있어서 상기 듀티 보정회로는
    지연소자와 논리 게이트의 조합으로 이루어져 있되, 상기 디지털 코드 값은 상기 지연소자의 지연동작을 제어하기 위해 상기 지연소자로 입력되고, 상기 2T 클 럭 주기 신호는 상기 지연소자와 상기 논리 게이트에 공히 입력되는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
  15. 제 13항에 있어서 상기 듀티 검출회로는
    지연소자;
    플립플롭;
    쉬프트 레지스터;를 포함하여 구성되고,
    상기 디지털 코드 값은 상기 쉬프트 레지스터로부터 출력되고,
    상기 쉬프트 레지스터의 쉬프팅 동작은 상기 플립플롭의 출력에 의해 제어받는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
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