KR101543329B1 - 지연 고정 루프 및 그 구동 방법 - Google Patents

지연 고정 루프 및 그 구동 방법 Download PDF

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Abstract

펄스폭 검출회로를 구비하는 지연 고정 루프 및 그 구동 방법이 개시된다. 상기 지연 고정 루프는, 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 펄스폭 검출회로, 및 상기 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호를 지연시켜 출력 클록 신호로서 출력하는 지연회로를 구비하고, 상기 지연회로는, 상기 펄스폭 검출회로로부터 상기 펄스폭 검출결과신호를 입력받고, 상기 입력받은 펄스폭 검출결과신호에 응답하여 상기 입력받은 기준 클록 신호의 지연시간을 조절하는 것을 특징으로 한다.
펄스폭 검출, 지연 고정 루프

Description

지연 고정 루프 및 그 구동 방법{Delay locked loop and driving method thereof}
본 발명은 지연 고정 루프 및 그 구동 방법에 관한 것으로서, 특히 펄스폭 검출회로를 구비하는 지연 고정 루프 및 그 구동 방법에 관한 것이다.
기존의 지연 고정 루프(DLL; Delay Locked Loop)는 주파수 범위에 따라 제어 신호를 이용하여 주파수 영역을 나누어 전압 제어 발진기(VCDL; Voltage Controlled Oscillator)를 복수 개 사용하는 구조를 사용하였다. 그러나, 기존의 지연 고정 루프는 주파수 범위가 넓어서 주파수 마진(margin)이 없는 문제를 내포하고 있었다. 예를 들어 92MHz ~ 200MHz 영역의 지연 고정 루프의 경우 200MHz의 마진 확보를 위해서는 전압 제어 발진기의 최소 지연 시간(Minimum delay)를 줄여야 하며 그 경우 최대 지연 시간(Maximum delay)이 감소하여 92MHz의 마진이 감소하게 된다. 반면에, 92MHz의 마진을 위하여 최대 지연 시간을 증가시키면 다시 최소 지연 시간이 증가하여 200MHz의 마진이 감소하는 문제가 있다. 즉, 기존의 지연 고정 루프는 주파수 영역을 나누어 전압 제어 발진기를 복수 개 사용하는 구조를 채택하였음에도 불구하고, 각 전압 제어 발진기에서 고주파수 마진과 저주파수 마 진을 모두 만족시킬 수 없고, 넓은 영역의 주파수 범위를 다루기 때문에 필연적으로 전압 제어 발진기의 이득(gain)이 증가하여 제어전압(Vctrl)의 변화에 민감하게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 클록 신호의 펄스폭을 검출하여 클록 신호의 주파수를 검출하고, 검출된 클록 신호의 주파수에 따라 지연회로의 지연시간을 조절할 수 있는 지연 고정 루프 및 그 구동 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 지연 고정 루프는, 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 펄스폭 검출회로, 및 상기 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호를 지연시켜 출력 클록 신호로서 출력하는 지연회로를 구비하고, 상기 지연회로는, 상기 펄스폭 검출회로로부터 상기 펄스폭 검출결과신호를 입력받고, 상기 입력받은 펄스폭 검출결과신호에 응답하여 상기 입력받은 기준 클록 신호의 지연시간을 조절하는 것을 특징으로 한다.
바람직하게는, 상기 펄스폭 검출회로는, 상기 입력받은 기준 클록 신호를 서로 다른 지연시간을 갖는 복수 개의 샘플링 클록으로 각각 샘플링하고, 상기 복수 개의 샘플링 결과들 중 적어도 하나를 상기 펄스폭 검출결과신호로서 출력할 수 있다.
또한, 바람직하게는, 상기 펄스폭 검출회로는, 상기 기준 클록 신호 및 샘플링 클록을 입력받고, 상기 입력받은 샘플링 클록에 응답하여 상기 기준 클록 신호를 샘플링하여 출력하는 적어도 하나의 샘플링부를 구비하고, 상기 적어도 하나의 샘플링부 각각에 입력되는 샘플링 클록들은, 상기 기준 클록 신호를 지연시킨 신호이고, 서로 다른 지연시간을 가지며, 상기 적어도 하나의 샘플링부의 출력들 중 적어도 하나를 상기 펄스폭 검출결과신호로서 출력할 수 있다.
바람직하게는, 상기 지연회로는, 서로 직렬로 연결되는 제1 내지 제m 지연부(m은 2 이상의 자연수)를 구비하고, 상기 제1 지연부는, 상기 기준 클록 신호 및 상기 펄스폭 검출결과신호를 입력받고, 상기 펄스폭 검출결과신호에 응답하여 제1 지연시간을 결정하고, 상기 기준 클록 신호를 상기 제1 지연시간만큼 지연시켜 출력하며, 상기 제n 지연부(n은 2 이상, m 이하의 자연수)는, 상기 제n-1 지연부의 출력 및 상기 펄스폭 검출결과신호를 입력받고, 상기 펄스폭 검출결과신호에 응답하여 제n 지연시간을 결정하고, 상기 제n-1 지연부의 출력을 상기 제n 지연시간만큼 지연시켜 출력할 수 있다.
바람직하게는, 상기 제1 내지 제m 지연부 각각은, 상기 펄스폭 검출결과신호를 입력받고, 상기 펄스폭 검출결과신호에 응답하여 지연시간을 조절하는 제1 지연셀을 구비하고, 상기 제1 지연셀은, 입력받은 신호를 반전시켜 제1 노드로 출력하는 제1 인버터, 상기 제1 노드와 접지 전압 사이에 연결되며, 상기 펄스폭 검출결 과신호에 응답하여 커패시터 값이 조절되는 커패시터부, 및 상기 제1 노드와 입력단이 연결되고, 상기 제1 노드를 통해 입력받은 신호를 반전시켜 출력하는 제2 인버터를 구비할 수 있다.
바람직하게는, 상기 지연 고정 루프는, 상기 기준 클록 신호를 입력받고, 상기 지연회로로부터 출력되는 피드팩 클록 신호를 입력받으며, 상기 입력받은 기준 클록 신호 및 상기 입력받은 피드백 클록 신호에 응답하여 제어전압신호를 발생하는 제어전압 발생부를 더 구비하고, 상기 복수 개의 지연부 각각은, 상기 제어전압 발생부로부터 상기 제어전압신호를 입력받고, 상기 입력받은 제어전압신호에 응답하여 지연시간을 조절하는 제2 지연셀을 더 구비할 수 있다.
한편, 상기 지연 고정 루프는, 상기 제1 지연셀의 지연시간이 상기 제2 지연셀의 지연시간보다 큰 것이 바람직하다.
또한, 상기 지연 고정 루프는, 공정, 전압, 온도 변화(PVT variation)에 따라 바이어스 신호를 생성하고, 상기 바이어스 신호를 상기 펄스폭 검출회로 및 상기 지연회로로 출력하는 바이어스 회로를 더 구비하는 것이 바람직하다.
본 발명의 일실시예에 따른 펄스폭 검출회로는, 기준 클록 신호 및 샘플링 클록을 입력받고, 상기 입력받은 샘플링 클록에 응답하여 상기 기준 클록 신호를 샘플링하여 출력하는 적어도 하나의 샘플링부를 구비하고, 상기 적어도 하나의 샘플링부 각각에 입력되는 샘플링 클록들은, 상기 기준 클록 신호를 지연시킨 신호이고, 서로 다른 지연시간을 가지며, 상기 적어도 하나의 샘플링부의 출력들을 상기 기준 클록 신호의 펄스폭 검출결과신호로서 출력하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 지연 고정 루프의 구동 방법은, 기준 클록 신호를 입력받는 단계, 상기 입력받은 기준 클록 신호의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 단계, 및 상기 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호를 지연시켜 출력하는 단계를 포함하고, 상기 입력받은 기준 클록 신호를 지연시켜 출력하는 단계는, 상기 펄스폭 검출결과신호를 입력받고, 상기 입력받은 펄스폭 검출결과신호에 응답하여 상기 입력받은 기준 클록 신호의 지연시간을 조절하는 것을 특징으로 한다.
상기와 같은 본 발명에 따른 지연 고정 루프 및 그 구동 방법은, 클록 신호의 펄스폭을 검출하고, 검출된 클록 신호의 펄스폭에 따라 지연회로의 지연시간을 조절할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 지연 고정 루프를 나타내는 도면이다. 도 1을 참조하면, 상기 지연 고정 루프(100)는, 제어전압 발생부(110), 지연회 로(120), 펄스폭 검출회로(130)를 구비할 수 있다. 또한, 상기 지연 고정 루프(100)는 바이어스 회로(140)를 더 구비할 수도 있다.
도 1에 도시된 바와 같이, 제어전압 발생부(110)는 기준 클록 신호(REF_CLK)를 입력받고, 지연 회로(120)로부터 출력되는 피드백 클록 신호(FB_CLK)를 입력받는다. 제어전압 발생부(110)는 상기 기준 클록 신호(REF_CLK) 및 피드백 클록 신호(FB_CLK)를 비교하여 제어전압신호(Vctrl)를 생성하여 출력한다.
펄스폭 검출회로(130)는, 기준 클록 신호(REF_CLK)를 입력받고, 상기 입력받은 기준 클록 신호(REF_CLK)의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호(PWDR)로서 출력할 수 있다. 상기 펄스폭 검출결과신호(PWDR)는 적어도 하나의 이진 비트(binary bit)로 이루어지는 신호일 수 있다. 본 발명의 일실시예에 따른 펄스폭 검출회로(130)의 구체적인 구성 및 동작은 도 3 및 도 4를 참조하여 자세하게 설명하기로 한다.
도 1을 참조하면, 지연회로(120)는 기준 클록 신호(REF_CLK)를 입력받고, 펄스폭 검출회로(130)로부터 펄스폭 검출결과신호(PWDR)를 입력받는다. 지연회로(120)는 입력받은 펄스폭 검출결과신호(PWDR)에 응답하여 입력받은 기준 클록 신호(REF_CLK)의 지연시간을 조절할 수 있다. 즉, 지연회로(120)가 입력받은 기준 클록 신호(REF_CLK)를 지연시켜 출력 클록 신호(OUT_CLK)로서 출력할 때, 상기 기준 클록 신호(REF_CLK)가 지연되는 지연시간은 펄스폭 검출결과신호(PWDR)에 따라 조절될 수 있다. 한편, 상기 지연회로(120)에서 출력되는 출력 클록 신호(OUT_CLK)는 지연 고정 루프(100) 외부에서 샘플링 클록 신호로서 사용될 수 있다.
한편, 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 지연 고정 루프(100)는 바이어스 회로(140)를 더 구비할 수 있다. 상기 바이어스 회로(140)는, 공정, 전압, 온도 변화(PVT variation)에 따라 바이어스 신호(Bias)를 생성하고, 상기 바이어스 신호(Bias)를 상기 펄스폭 검출회로(130) 및 상기 지연회로(120)로 출력할 수 있다. 바이어스 회로(140)의 구체적인 구성 및 동작은 당업자에게 잘 알려져 있으므로 여기에서는 설명을 생략한다.
도 2는 본 발명의 일실시예에 따른 제어전압 발생부를 나타내는 도면이다. 도 2를 참조하면, 상기 제어전압 발생부(110)는, 위상 검출기(111), 주파수 검출기(112), 제1 차지펌프(113), 제2 차지펌프(114) 및 루프 필터(115)를 구비할 수 있다.
상기 위상 검출기(111)는 기준 클록 신호(REF_CLK) 및 피드백 클록 신호(FB_CLK)를 입력받고, 주파수 검출기(112)로부터 주파수 고정신호(Freq_Lock)를 입력받는다. 위상 검출기(111)는 주파수 고정신호(Freq_Lock)에 응답하여, 기준 클록 신호(REF_CLK)와 피드백 클록 신호(FB_CLK)의 위상을 비교한 뒤, 상기 비교 결과에 따라 위상 검출신호(P_Sig)를 제2 차지펌프(114)로 출력한다. 상기 위상 검출신호(P_Sig)는 위상증가신호 및 위상감소신호를 포함할 수 있다.
상기 주파수 검출기(112)는 기준 클록 신호(REF_CLK) 및 피드백 클록 신호(FB_CLK)에 응답하여, 주파수 고정신호(Freq_Lock)를 위상 검출기(111)로 출력하고, 주파수 검출신호(F_Sig)를 제1 차지펌프(113)로 출력한다. 상기 주파수 검출신호(F_Sig)는 주파수증가신호 및 주파수감소신호를 포함할 수 있다.
제1 차지펌프(113) 및 제2 차지펌프(114)는, 입력받은 위상 검출신호(P_Sig) 및 주파수 검출신호(F_Sig)에 응답하여 제어전압신호(Vctrl)를 출력한다. 제1 차지펌프(113) 및 제2 차지펌프(114)로부터 출력된 제어전압신호(Vctrl)는 루프 필터(115)를 거쳐서 제어전압 발생부(110)의 외부로 출력된다. 제어전압 발생부(110)에 구비되는 위상 검출기(111), 주파수 검출기(112), 제1 차지펌프(113), 제2 차지펌프(114) 및 루프 필터(115)의 구체적인 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 설명을 생략한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 펄스폭 검출회로의 동작을 설명하기 위한 타이밍도(timing diagram)이다. 상기 펄스폭 검출회로(130)는 입력받은 기준 클록 신호(REF_CLK)를 서로 다른 지연시간을 갖는 복수 개의 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)으로 각각 샘플링하고, 상기 복수 개의 샘플링 결과들을 펄스폭 검출결과신호(PWDR)로서 출력할 수 있다. 도 3a 및 도 3b에는, 본 발명의 일실시예로서, 5개의 샘플링 클록으로 각각 샘플링하는 경우가 도시되었으나, 본 발명에 따른 펄스폭 검출회로는 이에 국한되는 것은 아니며, 이로부터 다양한 변형이 가능함이 당업자에게 자명하다.
도 3a 및 도 3b를 참조하면, 복수 개의 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)들은 일정한 크기의 지연시간 차이를 가질 수 있다. 즉, 도 3a 및 도 3b에 도시된 바와 같이, t0, t1, t2, t3, t4는 차례대로 일정한 간격을 가질 수 있다.
먼저 도 3a를 참조하면, 도 3a에 도시된 기준 클록 신호(REF_CLK)를 복수 개 의 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)으로 샘플링하는 경우, 샘플링 클록(SCK0)에 의한 샘플링 결과는 "1", 샘플링 클록(SCK1)에 의한 샘플링 결과는 "1", 샘플링 클록(SCK2)에 의한 샘플링 결과는 "1", 샘플링 클록(SCK3)에 의한 샘플링 결과는 "1", 샘플링 클록(SCK4)에 의한 샘플링 결과는 "0"이 된다. 이 때, 상기 복수 개의 샘플링 결과들 중에서 샘플링 클록(SCK4)에 의한 샘플링 결과를 MSB(Most Significant Bit)로 하고, 샘플링 클록(SCK0)에 의한 샘플링 결과를 LSB(Least Significant Bit)로 하여 펄스폭 검출결과신호(PWDR)을 출력하면, 상기 펄스폭 검출결과신호(PWDR)를 이진비트인 "01111"로 표시할 수 있다. 여기에서 "1"은 논리 하이 상태를, "0"는 논리 로우 상태를 나타낸다. 상기와 같은 경우에 펄스폭 검출결과신호(PWDR)를 "01111"로 나타내는 것은 하나의 예시로서, 상기 샘플링 결과들를 다양하게 조합하여 펄스폭 검출결과신호(PWDR)를 나타낼 수 있음이 당업자에게 자명하다.
한편, 도 3b를 참조하면, 도 3b에 도시된 기준 클록 신호(REF_CLK)의 펄스 폭은 도 3a에 도시된 기준 클록 신호(REF_CLK)의 펄스폭보다 작은 것을 알 수 있다. 도 3b에 도시된 기준 클록 신호(REF_CLK)를 복수 개의 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)으로 샘플링하는 경우, 샘플링 클록(SCK0)에 의한 샘플링 결과는 "1", 샘플링 클록(SCK1)에 의한 샘플링 결과는 "0", 샘플링 클록(SCK2)에 의한 샘플링 결과는 "0", 샘플링 클록(SCK3)에 의한 샘플링 결과는 "0", 샘플링 클록(SCK4)에 의한 샘플링 결과는 "0"이 된다. 따라서, 도 3a를 참조하여 설명한 바와 같이 펄스폭 검출결과신호(PWDR)을 표시할 경우, 도 3b에 따른 펄스폭 검출결과 신호(PWDR)은 "00001"이 된다.
도 3a 및 도 3b를 참조하여 상술한 바와 같이, 기준 클록 신호(REF_CLK)의 펄스폭에 응답하여 펄스폭 검출결과신호(PWDR)를 얻을 수 있다. 즉, 기준 클록 신호(REF_CLK)의 펄스폭이 큰 경우(기준 클록 신호(REF_CLK)의 주파수가 작은 경우)에는 펄스폭 검출결과신호(PWDR)에서 "1"의 개수가 증가하게 되고, 반대로 기준 클록 신호(REF_CLK)의 펄스폭이 작은 경우(기준 클록 신호(REF_CLK)의 주파수가 큰 경우)에는 펄스폭 검출결과신호(PWDR)에서 "0"의 개수가 증가하게 된다. 따라서, 펄스폭 검출결과신호(PWDR)로부터 기준 클록 신호(REF_CLK)의 주파수 및 펄스폭을 측정하는 것이 가능하다. 펄스폭과 주파수는 반비례 관계에 있으므로, 펄스폭 검출결과신호(PWDR)는 기준 클록 신호(REF_CLK)의 주파수를 의미할 수 있다.
한편, 측정하고자 하는 주파수의 범위 및 측정가능한 주파수의 간격을 조절하기 위하여 샘플링 클록들(SCK0, SCK1, SCK2, SCK3, SCK4)의 개수 및 샘플링 간격 등을 조절하는 것이 가능함이 당업자에게 자명하다. 즉, 샘플링 클록들의 개수를 증가시킬 수록 더 넓은 범위의 주파수를 측정하는 것이 가능하고, 각 샘플링 클록들 사이의 간격을 좁힐 수록 더 세밀한 범위의 주파수를 측정하는 것이 가능하다.
도 4는 본 발명의 일실시예에 따른 펄스폭 검출회로를 나타내는 도면이다. 도 4를 참조하면, 상기 펄스폭 검출회로(130)는 적어도 하나의 샘플링부(FF1, FF2, FF3, FF4, FF5) 및 적어도 하나의 딜레이셀(D1, D2, D3, D4, D5)을 구비할 수 있다. 도 4에는, 본 발명의 일실시예로서, 5개의 샘플링부 및 5개의 딜레이셀을 구비하는 경우가 도시되었으나, 본 발명에 따른 펄스폭 검출회로는 이에 국한되는 것은 아니며, 이로부터 다양한 변형이 가능함이 당업자에게 자명하다. 설명의 편의를 위하여 아래에서는, 도 4에 도시된 바와 같이, 샘플링부 및 딜레이셀이 5개인 경우를 가정한다.
상기 적어도 하나의 샘플링부(FF1, FF2, FF3, FF4, FF5)는 기준 클록 신호(REF_CLK) 및 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)을 입력받고, 상기 입력받은 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)에 응답하여 상기 기준 클록 신호(REF_CLK)를 샘플링하여 출력한다. 샘플링 클록들(SCK0, SCK1, SCK2, SCK3, SCK4)은 기준 클록 신호(REF_CLK)를 지연시킨 신호로서 서로 다른 지연시간을 가질 수 있다. 도 4에 도시된 바와 같이, 샘플링 클록(SCK0)은 기준 클록 신호(REF_CLK)가 지연셀(D1)을 통과한 신호이고, 샘플링 클록(SCK1)은 기준 클록 신호(REF_CLK)가 지연셀들(D1, D2)을 통과한 신호이다. 따라서, 샘플링 클록들(SCK0, SCK1, SCK2, SCK3, SCK4) 각각은 지연셀(D1, D2, D3, D4, D5)을 순차적으로 통과하여 서로 다른 지연시간을 갖게 된다. 도 4에 도시된 직렬 연결된 지연셀들(D1, D2, D3, D4, D5)은 예시적인 것으로서, 이로부터 다양한 변형을 통해 서로 다른 지연시간을 갖는 샘플링 클록들을 생성할 수 있음이 당업자에게 자명하다. 한편, 상기 적어도 하나의 지연셀들(D1, D2, D3, D4, D5)은 서로 동일한 구성을 갖는 지연셀일 수 있다.
적어도 하나의 샘플링부(FF1, FF2, FF3, FF4, FF5)는 각각 입력받은 샘플링 클록(SCK0, SCK1, SCK2, SCK3, SCK4)에 응답하여 기준 클록 신호(REF_CLK)를 샘플링하고, 상기 샘플링 결과를 출력한다. 상기 적어도 하나의 샘플링부(FF1, FF2, FF3, FF4, FF5)의 출력들(B0, B1, B2, B3, B4)은 "1" 또는 "0"의 값을 갖게 된다. 도 3a 및 도 3b를 참조하여 상술한 바와 같이, 상기 적어도 하나의 샘플링부(FF1, FF2, FF3, FF4, FF5)의 출력들(B0, B1, B2, B3, B4)을 조합하여 펄스폭 검출결과신호(PWDR)로서 출력할 수 있다. 도 4에 도시된 본 발명의 일실시예에 따른 펄스폭 검출회로(130)의 동작은 도 3a 및 도 3b를 참조하여 설명할 바와 같으므로, 여기에서는 자세한 설명을 생략한다.
한편, 바이어스 회로(140)로부터 입력받은 바이어스 신호(Bias)가 적어도 하나의 지연셀(D1, D2, D3, D4, D5)로 입력될 수 있다. 상기 적어도 하나의 지연셀(D1, D2, D3, D4, D5)은, 공정, 전압, 온도 변화(PVT variation)에 따른 지연셀(D1, D2, D3, D4, D5)의 지연 시간 변화를 상기 입력받은 바이어스 신호(Bias)에 응답하여 보상할 수 있다.
도 5는, 도 4에 도시된 지연셀의 일실시예를 나타내는 도면이다. 상기 지연셀(D1)은, 적어도 하나의 인버터들(INV_1, INV_2) 및 적어도 하나의 트랜지스터들(TR1, TR2, TR3) 및 적어도 하나의 커패시터들(C1, C2, C3)를 구비할 수 있다. 직렬로 연결된 인버터들(INV_1, INV_2)은 입력받은 기준 클록 신호(REF_CLK)를 지연시켜 출력하고, 바이어스 신호(Bias)에 따라 트랜지스터들(TR1, TR2, TR3)의 온/오프 여부가 결정된다. 즉, 인버터(INV_1)의 출력노드와 커패시터들(C1, C2, C3)의 연결여부가 바이어스 신호(Bias)에 따라 결정되므로, 바이어스 신호(Bias)에 따라 지연셀(D1)의 지연시간이 조절될 수 있다. 도 4에 도시된 지연셀들(D2, D3, D4, D5)도 상기 지연셀(D1)과 동일한 구성을 가질 수 있다. 도 5에 도시된 지연셀(D1) 은 일예로서, 이로부터 다양한 변형이 가능함이 당업자에게 자명하다.
도 6은, 도 1에 도시된 지연회로의 일실시예를 나타내는 도면이다. 상기 지연회로(120)는, 제1 내지 제m 지연부(121, 122, 123, 124)를 구비하고 상기 제1 내지 제m 지연부는 서로 직렬로 연결될 수 있다. 여기에서 m은 2 이상의 자연수이고, 상기 제1 내지 제m 지연부는 펄스폭 검출결과신호(PWDR)을 입력받을 수 있다. 또한, 상기 제1 내지 제m 지연부는 바이어스 신호(Bias)를 더 입력받을 수도 있다.
도 6을 참조하면, 제1 지연부(121)는 기준 클록 신호(REF_CLK), 펄스폭 검출결과신호(PWDR) 및 제어전압신호(Vctrl)를 입력받고, 상기 펄스폭 검출결과신호(PWDR) 및 제어전압신호(Vctrl)에 응답하여 제1 지연시간을 결정한다. 제1 지연부(121)는 입력받은 기준 클록 신호(REF_CLK)를 상기 제1 지연시간만큼 지연시켜 출력한다. 즉, 제1 지연부(121)의 출력신호(OUT_1)는 기준 클록 신호(REF_CLK)를 제1 지연시간만큼 지연시킨 신호이다.
한편, 제1 지연부(121)는 바이어스 회로(140)로부터 바이어스 신호(Bias)를 더 입력받을 수 있다. 상기 제1 지연부(121)는 공정, 전압, 온도 변화(PVT variation)에 따른 제1 지연시간의 변화를 상기 입력받은 바이어스 신호(Bias)에 응답하여 보상할 수 있다.
제2 지연부(122)는 제1 지연부(121)의 출력신호(OUT_1), 펄스폭 검출결과신호(PWDR) 및 제어전압신호(Vctrl)를 입력받고, 상기 펄스폭 검출결과신호(PWDR) 및 제어전압신호(Vctrl)에 응답하여 제2 지연시간을 결정한다. 제2 지연부(122)는 입력받은 기준 클록 신호(REF_CLK)를 제2 지연시간만큼 지연시켜 출력한다. 즉, 제2 지연부(122)의 출력신호(OUT_2)는 제1 지연부(121)의 출력신호(OUT_1)를 제2 지연시간만큼 지연시킨 신호이다.
한편, 제2 지연부(122)는 바이어스 회로(140)로부터 바이어스 신호(Bias)를 더 입력받을 수 있다. 상기 제2 지연부(122)는 공정, 전압, 온도 변화(PVT variation)에 따른 제2 지연시간의 변화를 상기 입력받은 바이어스 신호(Bias)에 응답하여 보상할 수 있다.
제3 지연부(미도시) 내지 제m 지연부(124)는, 상기 제1 지연부(121) 및 제2 지연부(122)와 동일 또는 유사하게 동작하므로 여기에서는 설명을 생략한다.
한편, 도 1 및 도 6을 참조하면, 상기 지연회로(120)는, 제1 지연부(121) 내지 제m 지연부(124)의 출력신호들(OUT_1, OUT_2, OUT_m-1, OUT_m) 중 적어도 하나를 출력 클록 신호(OUT_CLK)로서 외부로 출력할 수 있다. 상기 지연회로(120)에서 출력되는 출력 클록 신호(OUT_CLK)는 지연 고정 루프(100) 외부에서 샘플링 클록 신호로서 사용될 수 있다.
도 7은, 도 6에 도시된 제1 지연부의 일실시예를 나타내는 도면이다. 상기 제1 지연부(121)는 제1 지연셀(DC1) 및 제2 지연셀(DC2)을 구비할 수 있다. 제1 지연셀(DC1)은 기준 클록 신호(REF_CLK)를 입력받고, 상기 입력받은 기준 클록 신호(REF_CLK)를 지연시켜 출력한다. 상기 제1 지연셀(DC1)의 지연시간은 펄스폭 검출결과신호(PWDR)에 응답하여 조절될 수 있다. 한편, 제1 지연셀(DC1)로 입력되는 바이어스 신호(Bias)는 공정, 전압, 온도 변화(PVT variation)에 따른 제1 지연셀(DC1)의 지연시간의 변화를 보상하기 위한 신호이다.
제2 지연셀(DC2)은 제1 지연셀(DC1)의 출력신호(MID_1)를 입력받고 이를 지연시켜 출력한다. 상기 제2 지연셀(DC2)의 지연시간은 제어전압 발생부(110)로부터 입력되는 제어전압신호(Vctrl)에 응답하여 조절될 수 있다. 이 때, 상기 제1 지연셀(DC1)의 지연시간이 상기 제2 지연셀(DC2)의 지연시간보다 상대적으로 큰 값을 가질 수 있다.
한편, 도 6에 도시된 제2 지연부(122) 내지 제m 지연부(124)도 상기 도 7에 도시된 제1 지연부(121)의 일실시예와 동일한 구조를 가질 수 있다.
도 8은, 도 7에 도시된 제1 지연셀의 일실시예를 나타내는 도면이다. 도 8을 참조하면, 상기 제1 지연셀(DC1)은 제1 인버터(INV_1), 제2 인버터(INV_2), 커패시터부(CAP)를 구비할 수 있다.
도 8에 도시된 바와 같이, 제1 인버터(INV_1)는 기준 클록 신호(REF_CLK)를 입력받고, 이를 반전시켜 제1 노드(NODE1)로 출력한다. 커패시터부(CAP)는 상기 제1 노드(NODE1)와 접지 전압 사이에 연결되며, 상기 펄스폭 검출결과신호(PWDR)에 응답하여 커패시터 값이 조절될 수 있다. 제2 인버터(INV_2)는 상기 제1 노드(NODE1)의 신호를 입력받아 이를 반전시켜 출력한다. 상기 커패시터부(CAP)의 커패시터 값에 응답하여 상기 제1 지연셀(DC1)의 지연시간이 조절될 수 있다.
도 8을 참조하면, 상기 커패시터부(CAP)는, 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5) 및 커패시터들(C11, C12, C13, C14, C15)을 구비할 수 있다. 또한, 상기 커패시터부(CAP)는 바이어스 신호(Bias)를 입력받는 트랜지스터들(TR1, TR2, TR3, TR4, TR5)을 더 구비할 수도 있다. 도 8에는 본 발명의 일실시 예로서, 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5), 커패시터들(C11, C12, C13, C14, C15) 및 트랜지스터들(TR1, TR2, TR3, TR4, TR5)이 5개인 경우가 도시되었으나, 이는 예시적인 것에 불과하며 이로부터 다양한 변형이 가능함이 당업자에게 자명하다. 설명의 편의를 위하여 아래에서는, 도 8에 도시된 바와 같이 스위치 트랜지스터들, 커패시터들 및 트랜지스터들이 5개인 경우를 가정하여 설명한다.
도 8을 참조하면, 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5)의 제1 단자는 상기 제1 노드(NODE1)에 연결될 수 있고, 제2 단자는 대응되는 커패시터들(C11, C12, C13, C14, C15)의 제1 단자에 연결될 수 있다. 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5)의 게이트 각각에는 펄스폭 검출결과신호(PWDR)의 대응되는 비트들(PWDR[0], PWDR[1], PWDE[2], PWDR[3], PWDR[4])이 입력될 수 있다. 커패시터들(C11, C12, C13, C14, C15)의 제2 단자는 접지 전압에 연결될 수 있다. 한편, 제1 노드(NODE1)와 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5)의 제1 단자 사이에, 바이어스 신호(Bias)를 입력받는 트랜지스터들(TR1, TR2, TR3, TR4, TR5)이 연결될 수도 있다.
도 8을 참조하여, 펄스폭 검출결과신호(PWDR)에 응답하여 제1 지연셀(DC1)의 지연시간이 조절되는 것을 자세하게 설명하면 다음과 같다. 일단, 바이어스 신호(Bias)는 일정한 레벨로 유지되고, 트랜지스터들(TR1, TR2, TR3, TR4, TR5)을 턴온시킨다고 가정한다.
먼저, 일예로서, 펄스폭 검출결과신호(PWDR)이 "01111"인 경우에는, 스위치 트랜지스터(STR5)의 게이트에는 PWDR[4], 즉 논리 로우 신호가 입력되고, 스위치 트랜지스터들(STR1, STR2, STR3, STR4)에는 PWDR[0], PWDR[1], PWDR[2], PWDR[3], 즉 논리 하이 신호가 입력된다. 따라서, 스위치 트랜지스터(STR5)는 턴오프되고, 스위치 트랜지스터들(STR1, STR2, STR3, STR4)은 턴온된다. 이 경우, 커패시터부(CAP)의 커패시터 값은 턴온된 스위치 트랜지스터들(STR1, STR2, STR3, STR4)에 대응되는 커패시터들(C11, C12, C13, C14)의 커패시터 값을 모두 합한 값이 된다.
반면에, 펄스폭 검출결과신호(PWDR)이 "00001"인 경우에는, 스위치 트랜지스터(STR1)의 게이트에는 PWDR[0], 즉 논리 하이 신호가 입력되고, 스위치 트랜지스터들(STR2, STR3, STR4, STR5)에는 PWDR[1], PWDR[2], PWDR[3], PWDR[4], 즉 논리 로우 신호가 입력된다. 따라서, 스위치 트랜지스터(STR1)는 턴온되고, 스위치 트랜지스터들(STR2, STR3, STR4, STR5)은 턴오프된다. 이 경우, 커패시터부(CAP)의 커패시터 값은 턴온된 스위치 트랜지스터(STR1)에 대응되는 커패시터(C11)의 커패시터 값이 된다.
펄스폭 검출결과신호(PWDR)가 "01111"인 경우와 "00001"인 경우를 비교하면, "01111"인 경우의 커패시터부(CAP)의 커패시터 값이 "00001"인 경우의 커패시터부(CAP)의 커패시터 값보다 크다. 따라서, 펄스폭 검출결과신호(PWDR)가 "01111"인 경우, 제1 지연셀(DC1)의 지연시간이 상대적으로 더 큰 값을 갖게 된다.
도 3a 및 도 3b를 참조하여 상술한 바와 같이, 기준 클록 신호(REF_CLK)의 펄스폭이 상대적으로 큰 경우(기준 클록 신호(REF_CLK)의 주파수가 상대적으로 작은 경우)에는 펄스폭 검출결과신호(PWDR)에서 "1"의 개수가 증가하게 되고, 반대로 기준 클록 신호(REF_CLK)의 펄스폭이 상대적으로 작은 경우(기준 클록 신호(REF_CLK)의 주파수가 상대적으로 큰 경우)에는 펄스폭 검출결과신호(PWDR)에서 "0"의 개수가 증가하게 된다. 그런데, 펄스폭 검출결과신호(PWDR)에서 "1"의 개수가 증가할 수록 도 8의 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5) 중에서 턴온되는 스위치 트랜지스터의 개수가 많아지므로 커패시터부(CAP)의 커패시터 값은 상대적으로 큰 값을 갖게 된다. 따라서, 기준 클록 신호(REF_CLK)의 펄스폭이 커질 수록 펄스폭 검출결과신호(PWDR)에서 "1"의 개수가 증가하게 되고, 이에 따라 커패시터부(CAP)의 커패시터 값은 상대적으로 큰 값을 갖게 되고, 제1 지연셀(DC1)의 지연시간은 증가하게 된다.
결과적으로, 펄스폭 검출결과신호(PWDR)에 따라 커패시터부(CAP)의 커패시터 값이 조절되고, 제1 노드(NODE1)에 연결된 상기 커패시터부(CAP)의 커패시터 값에 응답하여 상기 제1 지연셀(DC1)의 지연시간이 조절될 수 있다.
한편, 제1 지연셀(DC1)로 입력되는 바이어스 신호(Bias)는 트랜지스터들(TR1, TR2, TR3, TR4, TR5)의 게이트에 입력되어, 공정, 전압, 온도 변화(PVT variation)에 따른 제1 지연셀(DC1)의 지연시간의 변화를 보상할 수 있다. 또한, 상기 제1 지연셀(DC1)에 구비되는 스위치 트랜지스터들(STR1, STR2, STR3, STR4, STR5)은 NMOS 트랜지스터뿐만 아니라, PMOS 트랜지스터, CMOS 트랜지스터일 수도 있다.
한편, 도 8에 도시된 제1 지연셀(DC1)과 도 5에 도시된 지연셀(D1)에 동일한 방식의 지연셀을 사용함으로써, 공정, 전압, 온도 변화(PVT variation)에 따라 변 화하는 펄스폭 검출결과신호(PWDR)에 맞게 제1 지연셀(DC1) 및 지연셀(D1)의 지연시간이 변동될 수 잇다.
도 9는, 도 7에 도시된 제2 지연셀의 일실시예를 나타내는 도면이다. 상기 제2 지연셀(DC2)은 제1 NMOS 트랜지스터(NTR1), 제2 NMOS 트랜지스터(NTR2), 제1 PMOS 트랜지스터(PTR1), 제2 PMOS 트랜지스터(PTR2) 및 인버터(INV)를 구비할 수 있다. 제1 NMOS 트랜지스터(NTR1) 및 제1 PMOS 트랜지스터(PTR1)의 게이트에는 제1 지연셀(DC1)의 출력신호(MID_1)이 입력되고, 제2 NMOS 트랜지스터(NTR2) 및 제2 PMOS 트랜지스터(PTR2)의 게이트에는 제어전압 발생부(110)에서 출력된 제어전압신호(Vctrl)가 입력될 수 있다. 도 9에 도시된 바와 같이, 제2 PMOS 트랜지스터(PTR2), 제1 PMOS 트랜지스터(PTR1), 제1 NMOS 트랜지스터(NTR1) 및 제2 NMOS 트랜지스터(NTR2)는, 전원 전압과 접지 전압 사이에 직렬로 연결될 수 있고, 인버터(INV)의 입력단자는 제1 PMOS 트랜지스터(PTR1)와 제1 NMOS 트랜지스터(NTR1) 사이에 연결될 수 있다.
제1 지연셀(DC1)의 출력신호(MID_1)는 제1 NMOS 트랜지스터(NTR1), 제1 PMOS 트랜지스터(PTR1) 및 인버터(INV)를 통과하면서 지연되어 출력되는데, 상기 제2 지연셀(DC2)의 지연시간은 제어전압신호(Vctrl)에 의하여 조절될 수 있다. 제2 지연셀(DC2)의 구체적인 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
도 10은 본발명의 일실시예에 따른 지연 고정 루프에 구비되는 지연회로의 지연시간과, 펄스폭 검출결과신호 및 제어전압신호와의 관계를 나타내는 도면이다. 도 10은 도 4 및 도 8에 도시된 바와 같이, 펄스폭 검출결과신호(PWDR)가 5비트인 경우를 도시한 것이다. 도 4 및 도 8을 참조하여 상술한 바와 같이, 도 10에 도시된 것은 예시적인 경우임이 당업자에게 자명하다.
도 10을 참조하면, P1, P2, P3, P4, P5, P6는, 각각 펄스폭 검출결과신호(PWDR)가 "11111", "01111", "00111", "00011", "00001", "00000"인 경우의 지연회로(120)의 지연시간과 제어전압신호(Vctrl)의 관계를 나타낸다. 즉, P1에서 P6로 갈수록 펄스폭 검출결과신호(PWDR)의 크기는 작아지고, 따라서 기준 클록 신호(REF_CLK)의 주파수는 커진다는 것을 알 수 있다.
도 1 및 도 10을 참조하면, 펄스폭 검출회로(130)에서 기준 클록 신호(REF_CLK)의 펄스폭이 측정되면, 측정된 펄스폭 검출결과신호(PWDR)에 따라 P1 내지 P6의 그래프 중 어느 하나의 그래프가 선택된다. P1 내지 P6의 그래프 중 어느 하나가 선택되면, 제어전압신호(Vctrl)에 따라 지연회로(120)의 지연시간(Delay)이 결정된다. 한편, 지연회로(120)의 지연시간은 제1 내지 제m 지연부(121, 122, 123, 124)의 지연시간의 합일 수 있다. 또한, 지연회로(120)에 구비되는 제1 내지 제m 지연부(121, 122, 123, 124)는 동일한 구성을 가질 수 있으므로, 결과적으로 도 10에 도시된 지연시간(Delay)은 제1 내지 제m 지연부(121, 122, 123, 124) 각각의 지연시간을 나타낼 수도 있다.
한편, 지연회로(120)에 구비되는 제1 내지 제m 지연부(121, 122, 123, 124)의 변형을 통해서, P1 내지 P6 그래프의 기울기 및 P1 내지 P6 그래프 사이의 간격을 다양하게 조절할 수 있다.
도 11은 본 발명의 일실시예에 따른 지연 고정 루프의 구동 방법을 나타내는 순서도(Flowchart)이다. 상기 지연 고정 루프의 구동 방법(1100)은, 기준 클록 신호를 입력받는 단계(S113), 상기 입력받은 기준 클록 신호의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 단계(S116), 및 상기 입력받은 펄스폭 검출결과신호에 응답하여 상기 입력받은 기준 클록 신호의 지연시간을 조절하는 단계(S119)를 포함할 수 있다. 또한, 상기 지연 고정 루프의 구동 방법(1100)은, 상기 입력받은 기준 클록 신호를 지연시켜 출력하는 단계를 더 포함할 수 있다. 지연 고정 루프의 구동 방법(1100)은, 도 1 내지 도 9를 참조하여 상술하였으므로 여기에서는 자세한 설명을 생략한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 지연 고정 루프를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 제어전압 발생부를 나타내는 도면이다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 펄스폭 검출회로의 동작을 설명하기 위한 타이밍도(timing diagram)이다.
도 4는 본 발명의 일실시예에 따른 펄스폭 검출회로를 나타내는 도면이다.
도 5는, 도 4에 도시된 지연셀의 일실시예를 나타내는 도면이다.
도 6은, 도 1에 도시된 지연회로의 일실시예를 나타내는 도면이다.
도 7은, 도 6에 도시된 제1 지연부의 일실시예를 나타내는 도면이다.
도 8은, 도 7에 도시된 제1 지연셀의 일실시예를 나타내는 도면이다.
도 9는, 도 7에 도시된 제2 지연셀의 일실시예를 나타내는 도면이다.
도 10은 본발명의 일실시예에 따른 지연 고정 루프에 구비되는 지연회로의 지연시간과, 펄스폭 검출결과신호 및 제어전압신호와의 관계를 나타내는 도면이다.
도 11은 본 발명의 일실시예에 따른 지연 고정 루프의 구동 방법을 나타내는 순서도(Flowchart)이다.
*도면의 주요 부분에 대한 부호의 설명*
110: 제어전압 발생부 120: 지연회로
130: 펄스폭 검출회로 140: 바이어스 회로

Claims (10)

  1. 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 펄스폭 검출회로; 및
    상기 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호를 지연시켜 출력 클록 신호로서 출력하는 지연회로를 구비하고,
    상기 지연회로는,
    상기 펄스폭 검출회로로부터 상기 펄스폭 검출결과신호를 입력받고, 상기 입력받은 펄스폭 검출결과신호에 응답하여 상기 입력받은 기준 클록 신호의 지연시간을 조절하고,
    상기 펄스폭 검출회로는,
    상기 입력받은 기준 클록 신호를 서로 다른 지연시간을 갖는 복수 개의 샘플링 클록으로 각각 샘플링하고, 상기 복수 개의 샘플링 결과들 중 적어도 하나를 상기 펄스폭 검출결과신호로서 출력하는 것을 특징으로 하는 지연 고정 루프(Delay Locked Loop).
  2. 삭제
  3. 제 1항에 있어서, 상기 펄스폭 검출회로는,
    상기 기준 클록 신호 및 샘플링 클록을 입력받고, 상기 입력받은 샘플링 클록에 응답하여 상기 기준 클록 신호를 샘플링하여 출력하는 적어도 하나의 샘플링부를 구비하고,
    상기 적어도 하나의 샘플링부 각각에 입력되는 샘플링 클록들은, 상기 기준 클록 신호를 지연시킨 신호이고, 서로 다른 지연시간을 가지며,
    상기 적어도 하나의 샘플링부의 출력들 중 적어도 하나를 상기 펄스폭 검출결과신호로서 출력하는 것을 특징으로 하는 지연 고정 루프.
  4. 제 1항에 있어서, 상기 지연회로는,
    서로 직렬로 연결되는 제1 내지 제m 지연부(m은 2 이상의 자연수)를 구비하고,
    상기 제1 지연부는,
    상기 기준 클록 신호 및 상기 펄스폭 검출결과신호를 입력받고, 상기 펄스폭 검출결과신호에 응답하여 제1 지연시간을 결정하고, 상기 기준 클록 신호를 상기 제1 지연시간만큼 지연시켜 출력하며,
    상기 제m 지연부는,
    제m-1 지연부의 출력 및 상기 펄스폭 검출결과신호를 입력받고, 상기 펄스폭 검출결과신호에 응답하여 제m 지연시간을 결정하고, 상기 제m-1 지연부의 출력을 상기 제m 지연시간만큼 지연시켜 출력하는 것을 특징으로 하는 지연 고정 루프.
  5. 제 4항에 있어서, 상기 제1 내지 제m 지연부 각각은,
    상기 펄스폭 검출결과신호를 입력받고, 상기 펄스폭 검출결과신호에 응답하 여 지연시간을 조절하는 제1 지연셀을 구비하고,
    상기 제1 지연셀은,
    입력받은 신호를 반전시켜 제1 노드로 출력하는 제1 인버터;
    상기 제1 노드와 접지 전압 사이에 연결되며, 상기 펄스폭 검출결과신호에 응답하여 커패시터 값이 조절되는 커패시터부; 및
    상기 제1 노드와 입력단이 연결되고, 상기 제1 노드를 통해 입력받은 신호를 반전시켜 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 지연 고정 루프.
  6. 제 5항에 있어서, 상기 지연 고정 루프는,
    상기 기준 클록 신호를 입력받고, 상기 지연회로로부터 출력되는 피드팩 클록 신호를 입력받으며, 상기 입력받은 기준 클록 신호 및 상기 입력받은 피드백 클록 신호에 응답하여 제어전압신호를 발생하는 제어전압 발생부를 더 구비하고,
    상기 복수 개의 지연부 각각은,
    상기 제어전압 발생부로부터 상기 제어전압신호를 입력받고, 상기 입력받은 제어전압신호에 응답하여 지연시간을 조절하는 제2 지연셀을 더 구비하는 것을 특징으로 하는 지연 고정 루프.
  7. 제 6항에 있어서,
    상기 제1 지연셀의 지연시간이 상기 제2 지연셀의 지연시간보다 큰 것을 특징으로 하는 지연 고정 루프.
  8. 제 1항에 있어서, 상기 지연 고정 루프는,
    공정, 전압, 온도 변화(PVT variation)에 따라 바이어스 신호를 생성하고, 상기 바이어스 신호를 상기 펄스폭 검출회로 및 상기 지연회로로 출력하는 바이어스 회로를 더 구비하는 것을 특징으로 하는 지연 고정 루프.
  9. 기준 클록 신호 및 샘플링 클록을 입력받고, 상기 입력받은 샘플링 클록에 응답하여 상기 기준 클록 신호를 샘플링하여 출력하는 적어도 하나의 샘플링부를 구비하고,
    상기 적어도 하나의 샘플링부 각각에 입력되는 샘플링 클록들은, 상기 기준 클록 신호를 지연시킨 신호이고, 서로 다른 지연시간을 가지며,
    상기 적어도 하나의 샘플링부의 출력들을 상기 기준 클록 신호의 펄스폭 검출결과신호로서 출력하는 것을 특징으로 하는 펄스폭 검출회로.
  10. 기준 클록 신호를 입력받는 단계;
    상기 입력받은 기준 클록 신호의 펄스폭을 검출하여, 상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 단계; 및
    상기 기준 클록 신호를 입력받고, 상기 입력받은 기준 클록 신호를 지연시켜 출력하는 단계를 포함하고,
    상기 입력받은 기준 클록 신호를 지연시켜 출력하는 단계는,
    상기 펄스폭 검출결과신호를 입력받고, 상기 입력받은 펄스폭 검출결과신호에 응답하여 상기 입력받은 기준 클록 신호의 지연시간을 조절하고,
    상기 검출 결과를 펄스폭 검출결과신호로서 출력하는 단계는,
    상기 입력받은 기준 클록 신호를 서로 다른 지연시간을 갖는 복수 개의 샘플링 클록으로 각각 샘플링하고, 상기 복수 개의 샘플링 결과들 중 적어도 하나를 상기 펄스폭 검출결과신호로서 출력하는 것을 특징으로 하는 지연 고정 루프(Delay Locked Loop)의 구동 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101543329B1 (ko) * 2009-04-21 2015-08-10 삼성전자주식회사 지연 고정 루프 및 그 구동 방법
US8264262B2 (en) * 2009-11-30 2012-09-11 Samsung Electronics Co., Ltd. Delay-locked loop circuit and semiconductor device including the same
US8294501B1 (en) * 2011-02-25 2012-10-23 Smsc Holdings S.A.R.L. Multiphase clock generation and calibration
WO2013048390A1 (en) * 2011-09-28 2013-04-04 Intel Corporation Apparatus, system, and method for controlling temperature and power supply voltage drift in a digital phase locked loop
KR101861723B1 (ko) 2011-12-20 2018-05-30 삼성전자주식회사 티어링과 플리커를 방지하기 위한 동기 신호를 조절하는 장치들과 그 방법
US8742815B2 (en) * 2012-06-20 2014-06-03 Qualcomm Incorporated Temperature-independent oscillators and delay elements
CN102739209B (zh) * 2012-07-09 2015-02-18 成都启臣微电子有限公司 时钟脉冲宽度调制电路和时钟脉冲宽度调制方法
KR101982492B1 (ko) 2013-01-25 2019-05-27 삼성전자 주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들
CN105099446B (zh) * 2014-05-20 2018-04-17 中芯国际集成电路制造(上海)有限公司 锁相环系统
US9543936B1 (en) 2015-06-22 2017-01-10 International Business Machines Corporation Reconfigurable voltage desensitization circuit to emulate system critical paths
CN106209076B (zh) * 2016-07-06 2018-05-08 西安紫光国芯半导体有限公司 一种延迟锁相环及其控制方法
KR102540232B1 (ko) * 2017-12-21 2023-06-02 삼성전자주식회사 디지털 측정 회로 및 이를 이용한 메모리 시스템
KR102445357B1 (ko) * 2018-01-15 2022-09-22 한국과학기술원 서브 레인징 아날로그-디지털 컨버터로부터의 출력 데이터의 비트들에 기초하여 클록의 타이밍을 조절하는 전자 회로
KR102528561B1 (ko) * 2018-05-09 2023-05-04 삼성전자주식회사 클락 생성을 위한 장치 및 방법
KR20200106732A (ko) 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체장치
TWI751767B (zh) * 2020-10-30 2022-01-01 瑞鼎科技股份有限公司 一種用於低功率應用的時脈資料回復迴路穩定性改善裝置及相位偵測器
US11742862B2 (en) * 2021-08-25 2023-08-29 Nanya Technology Corporation Delay locked loop device and method for operating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906379A (en) * 1974-04-25 1975-09-16 Computer Identics Corp Threshold error compensator for pulse width measurement circuit
JP4986318B2 (ja) 2000-08-28 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置
US7027548B1 (en) 2001-05-30 2006-04-11 Alliance Semiconductor Corporation Delay settings for a wide-range, high-precision delay-locked loop and a delay locked loop implementation using these settings
KR100525096B1 (ko) 2003-04-23 2005-11-01 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR100641703B1 (ko) * 2004-08-06 2006-11-03 학교법인 포항공과대학교 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
KR100644127B1 (ko) 2005-01-03 2006-11-10 학교법인 포항공과대학교 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘
JP4252561B2 (ja) * 2005-06-23 2009-04-08 富士通マイクロエレクトロニクス株式会社 クロック発生回路及びクロック発生方法
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7403056B2 (en) * 2006-11-22 2008-07-22 Via Technologies, Inc. Delay apparatus and method thereof
US7577056B2 (en) * 2007-04-14 2009-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for using a DLL for signal timing control in a eDRAM
KR101262224B1 (ko) * 2007-11-30 2013-05-15 삼성전자주식회사 듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기
TWI361900B (en) * 2007-12-27 2012-04-11 Univ Nat Chiao Tung Device for accurately measuring amplifier's open-loop gain with digital stimuli
US8018261B2 (en) * 2008-03-25 2011-09-13 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction
US8076979B2 (en) * 2008-04-04 2011-12-13 Freescale Semiconductor, Inc. Lock detection circuit for phase locked loop
JP2010226173A (ja) * 2009-03-19 2010-10-07 Elpida Memory Inc デューティ検出回路及びこれを備えるクロック生成回路、並びに、半導体装置
KR101543329B1 (ko) * 2009-04-21 2015-08-10 삼성전자주식회사 지연 고정 루프 및 그 구동 방법
JP4602461B1 (ja) * 2009-07-16 2010-12-22 株式会社東芝 受信装置

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