KR101262224B1 - 듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기 - Google Patents

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Abstract

본 발명의 바람직한 실시예에 따른 듀티 검출기는 클럭 변환기, 홀드 펄스 생성기, 제 1 논리 연산기 및 업 다운 카운터를 구비한다. 상기 클럭 변환기는 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성한다. 상기 홀드 펄스 생성기는 상기 출력 클럭 신호의 제 1 번째 주기 구간 내지 제 (N-1) 번째 주기 구간에 대응되는 카운팅 구간에서 비활성화되고 제 N 번째 주기 구간에 대응되는 홀딩 구간에서 활성화되는 홀드 펄스 신호를 생성한다. 상기 제 1 논리 연산기는 상기 홀드 펄스 신호와 샘플링 클럭 신호를 제 1 논리 연산하여 카운팅 클럭 신호를 출력한다. 상기 업 다운 카운터는 상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 최종 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 출력한다.
Figure R1020070123813
클럭 신호, 듀티 싸이클, 검출, 카운터, 샘플링

Description

듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기{Duty detector and duty cycle corrector comprising the same}
본 발명은 듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기에 관한 것이다. 특히, 본 발명은 샘플링 클럭 신호를 이용하여 출력 클럭 신호의 듀티 정보를 검출하는 듀티 검출기 및 듀티 싸이클 정정기에 관한 것이다.
반도체 메모리 장치 등과 같은 시스템에서는 클럭 신호의 듀티 싸이클(duty cycle)이 시스템의 동작에 중요한 영향을 미치기 때문에, 클럭 신호의 듀티 싸이클을 요구되는 비율로 조정하는 것이 필요하다. 클럭 신호의 듀티 싸이클이란 클럭 신호의 한 주기 구간(one period interval) 중에서 논리 레벨이 하이(High) 레벨인 구간이 차지하는 비율을 나타낸다. 특별한 용도를 위한 경우에는 50%보다 작거나 큰 듀티 싸이클이 요구되기도 하지만, 대개의 경우에는 클럭 신호의 듀티 싸이클을 50%로 유지하는 것이 요구된다. 클럭 신호의 듀티 싸이클을 요구되는 비율로 조정 및 유지하기 위해서 듀티 싸이클 정정기(DCC: Duty Cycle Corrector)가 사용된다.
도 1은 듀티 싸이클 정정기(DCC)를 설명하는 도면이다.
도 1에 도시된 듀티 싸이클 정정기(DCC. 100)는 듀티 조정기(110)와 듀티 검 출기(120)를 구비한다. 듀티 검출기(120)는 출력 클럭 신호(CK_out)의 듀티 정보를 검출하고, 검출된 듀티 정보에 상응하는 듀티 조정 신호(Sc)를 듀티 조정기(110)로 출력한다. 듀티 조정기(110)는 듀티 조정 신호(Sc)에 응답하여 입력 클럭 신호(CK_in)의 듀티 싸이클을 조정하고, 조정된 클럭 신호를 출력 클럭 신호(CK_out)로 출력한다.
반도체 메모리 장치의 동작 속도가 고속화될수록 클럭 신호의 주기가 짧아지고, 클럭 신호의 주기가 짧아질수록 클럭 신호의 듀티 싸이클을 조정 및 유지하는 것이 더 어려워진다. 클럭 신호의 주기가 짧아질수록 그만큼 세밀하게 듀티 싸이클을 조정해야 하기 때문이다.
본 발명은 샘플링 클럭 신호를 이용하여 출력 클럭 신호의 듀티 정보를 세밀하게 검출할 수 있는 듀티 검출기 및 그 듀티 검출기를 구비하는 듀티 싸이클 정정기를 제공하고자 한다.
본 발명의 바람직한 실시예에 따른 듀티 검출기는 클럭 변환기, 홀드 펄스 생성기, 제 1 논리 연산기 및 업 다운 카운터를 구비한다. 상기 클럭 변환기는 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성한다. 상기 홀드 펄스 생성기는 상기 출력 클럭 신호의 제 1 번째 주기 구간 내지 제 (N-1) 번째 주기 구간에 대응되는 카운팅 구간에서 비활성화되고 제 N 번째 주기 구간에 대응되는 홀딩 구간에서 활성화되는 홀드 펄스 신호를 생성한다. 상기 제 1 논리 연산기는 상기 홀드 펄스 신호와 샘플링 클럭 신호를 제 1 논리 연산하여 카운팅 클럭 신호를 출력한다. 상기 업 다운 카운터는 상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 최종 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 출력한다.
상기 샘플링 클럭 신호의 주파수는 상기 출력 클럭 신호의 주파수보다 높을 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 샘플링 클럭 신호의 주파수는 상 기 출력 클럭 신호의 주파수의 정수배가 아니다.
상기 업 다운 카운터는, 상기 카운팅 구간에서 상기 카운팅 값을 증가 또는 감소시키고, 상기 홀딩 구간에서 상기 최종 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 출력할 수 있다.
상기 업 다운 카운터는, 상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨이 제 1 논리 레벨이면 상기 카운팅 값을 증가시키고, 상기 카운팅 클럭 신호의 에지 타이밍에서 상기 다운 클럭 신호의 논리 레벨이 제 1 논리 레벨이면 상기 카운팅 값을 감소시킬 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 업 다운 카운터는, 상기 카운팅 클럭 신호의 상승 에지(rising edge) 타이밍에서 상기 업 클럭 신호의 논리 레벨과 상기 다운 클럭 신호의 논리 레벨을 판단할 수 있다.
상기 듀티 검출기는 상기 홀드 펄스 신호를 소정의 시간만큼 지연시켜 업데이트 신호를 출력하는 지연기;를 더 구비할 수 있다. 상기 업 다운 카운터는 상기 홀딩 구간에서 상기 업데이트 신호의 활성화에 응답하여 상기 출력 클럭 신호의 듀티 정보를 출력할 수 있다.
상기 듀티 검출기는 상기 출력 클럭 신호와 상기 홀드 펄스 신호를 제 2 논리 연산하여 리셋 신호를 출력하는 제 2 논리 연산기;를 더 구비할 수 있다. 상기 업 다운 카운터는 상기 홀딩 구간에서 상기 리셋 신호의 활성화에 응답하여 상기 카운팅 값을 리셋시킬 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 업 다운 카운터는 상기 최종 카운 팅 값의 부호(sign)를 상기 출력 클럭 신호의 듀티 정보로서 출력할 수 있다. 본 발명의 다른 실시예에 있어서, 상기 업 다운 카운터는 상기 최종 카운팅 값을 상기 출력 클럭 신호의 듀티 정보로서 출력할 수 있다.
상기 듀티 검출기는 상기 출력 클럭 신호의 듀티 정보를 저장하며 저장된 듀티 정보에 기초하여 상기 출력 클럭 신호의 듀티 싸이클을 조정하기 위한 디지털 조정 코드를 출력하는 레지스터;를 더 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 듀티 검출기는, 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성하는 클럭 변환기; 상기 출력 클럭 신호의 제 1 번째 주기 구간 내지 제 (N-1) 번째 주기 구간에 대응되는 카운팅 구간에서 비활성화되고 제 N 번째 주기 구간에 대응되는 홀딩 구간에서 활성화되는 홀드 펄스 신호를 생성하는 홀드 펄스 생성기; 상기 홀드 펄스 신호와 제 1 샘플링 클럭 신호를 논리 연산하여 제 1 카운팅 클럭 신호를 출력하는 제 1 연산기; 상기 제 1 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 상기 출력 클럭 신호의 제1 듀티 정보를 출력하는 제 1 업 다운 카운터; 상기 홀드 펄스 신호와 제 2 샘플링 클럭 신호를 논리 연산하여 제 2 카운팅 클럭 신호를 출력하는 제 2 연산기; 및 상기 제 2 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 카운팅하여 상기 출력 클럭 신호의 제 2 듀티 정보를 출력하는 제 2 업 다운 카운터;를 구비할 수 있다.
상기 듀티 검출기는 상기 출력 클럭 신호의 제 1 듀티 정보 및 상기 출력 클 럭 신호의 제 2 듀티 정보를 합산하여 합산된 듀티 정보를 출력하는 합산기;를 더 구비할 수 있다.
본 발명의 일 실시예에 따른 듀티 싸이클 정정기는, 듀티 정보에 응답하여 입력 클럭 신호의 듀티 싸이클을 조정하여 출력 클럭 신호를 출력하는 듀티 조정기; 제어 신호에 상응하는 샘플링 클럭 신호를 생성하는 샘플링 클럭 생성기; 및 상기 샘플링 클럭 신호를 이용하여 상기 출력 클럭 신호의 듀티 정보를 검출하는 듀티 검출기;를 구비할 수 있다. 상기 듀티 검출기는, 상기 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성하는 클럭 변환기; 상기 출력 클럭 신호의 제 [(m-1)*N]+1 번째 주기 구간 내지 제 (m*N)-1 번째 주기 구간에 대응되는 구간에서 비활성화되고 제 (m*N) 번째 주기 구간에 대응되는 구간에서 활성화되는 홀드 펄스 신호를 생성하는 홀드 펄스 생성기; 상기 홀드 펄스 신호와 상기 샘플링 클럭 신호를 제 1 논리 연산하여 카운팅 클럭 신호를 출력하는 제 1 논리 연산기; 및 상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 검출하는 업 다운 카운터를 구비할 수 있다.
상기 샘플링 클럭 생성기는, 상기 제어 신호를 버퍼링하는 앰프; 상기 앰프의 출력 신호를 소정의 편차만큼 쉬프트시키는 쉬프터; 및 상기 쉬프터의 출력 신호에 상응하는 주파수를 가지는 상기 샘플링 클럭 신호를 출력하는 전압 제어 발진기;를 구비할 수 있다. 상기 쉬프터는 상기 샘플링 클럭 신호의 주파수가 상기 출력 클럭 신호의 주파수의 정수배가 되지 않도록 상기 편차를 설정할 수 있다.
본 발명에 따르면 다음과 같은 효과가 발휘된다.
첫째, N 주기 구간동안 누적되는 카운팅 값에 기초하여 출력 클럭 신호의 듀티 정보를 검출하므로 더 정확하게 출력 클럭 신호의 듀티 정보를 검출할 수 있다.
둘째, 출력 클럭 신호의 듀티 정보를 검출하는데 이용되는 샘플링 클럭 신호의 주파수를 높임으로써 듀티 검출기의 검출 정밀도(resolution)를 절대적으로 높일 수 있다.
셋째, 출력 클럭 신호와 Non-Harmonic 관계에 있는 샘플링 클럭 신호를 이용하여 출력 클럭 신호의 듀티 정보를 검출하면 듀티 검출기의 검출 정밀도를 상대적으로 더 높일 수 있다.
넷째, 듀티 싸이클을 re-locking할 때에 레지스터에 저장된 듀티 정보를 이용하면 동일한 입력 클럭 신호에 대한 듀티 싸이클 정정 동작을 신속하게 실행할 수 있다.
다섯째, 본 발명에 따른 듀티 검출기는 디지털 회로로 구현되므로 오프셋(offset) 특성이나 누설(leakage) 특성으로 인한 정정 오차(correction error)를 방지할 수 있다.
여섯째, 출력 클럭 신호로부터 여러 개의 듀티 정보들을 검출하고 그 여러 개의 듀티 정보들을 합산하여 듀티 싸이클을 조정하는 경우에는, 그만큼 듀티 싸이클을 더 정확하고 세밀하게 조정할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 듀티 싸이클 정정기(DCC)를 나타내는 도면이다. 도 2에 도시된 듀티 싸이클 정정기(DCC. 200)는 듀티 조정기(210), 듀티 검출기(220) 및 샘플링 클럭 생성기(230)를 구비한다.
샘플링 클럭 생성기(SCG. 230)는 제어 신호(V_ctrl)에 상응하는 샘플링 클럭 신호(CK_smpl)를 생성하고, 생성된 샘플링 클럭 신호(CK_smpl)를 듀티 검출기(220)로 출력한다. 샘플링 클럭 생성기(230)의 구체적인 동작은 도 8을 통하여 자세하게 설명한다.
듀티 검출기(220)는 샘플링 클럭 신호(CK_smpl)를 이용하여 출력 클럭 신호(CK_out)의 듀티 정보를 검출한다. 듀티 검출기(220)는 검출된 듀티 정보 또는 검출된 듀티 정보에 상응하는 디지털 조정 코드(S_code[n:0])를 듀티 조정기(210)로 출력한다. 듀티 검출기(220)의 구체적인 동작은 도 3a 내지 도 7을 통하여 자세하게 설명한다.
듀티 조정기(210)는 듀티 검출기(220)로부터 출력되는 듀티 정보 또는 듀티 정보에 상응하는 디지털 조정 코드(S_code[n:0])에 응답하여 입력 클럭 신호(CK_in)의 듀티 싸이클을 조정하고, 조정된 클럭 신호를 출력 클럭 신호(CK_out)로 출력한다. 듀티 조정기(210)의 구체적인 동작은 도 9를 통하여 자세하게 설명한다.
도 3a 및 도 3b는 도 2에서의 듀티 검출기(220)가 샘플링 클럭 신호(CK_smpl)를 이용하여 출력 클럭 신호(CK_out)의 듀티 정보를 검출하는 동작을 설명하는 도면이다.
도 3a는 출력 클럭 신호(CK_out)의 듀티 싸이클이 50%보다 큰 경우를 예시한다. 도 3a에 도시된 바와 같이, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간(first period interval) 내지 제 3 번째 주기 구간(third period interval)에서는, 샘플링 클럭 신호(CK_smpl)의 상승 에지(rising edge) 타이밍에서 출력 클럭 신호(CK_out)의 논리 레벨이 하이(high) 레벨이면 카운팅 값(counting value)을 증가시키고, 샘플링 클럭 신호(CK_smpl)의 상승 에지 타이밍에서 출력 클럭 신호(CK_out)의 논리 레벨이 로우(low) 레벨이면 카운팅 값(counting value)을 감소시킨다. 도 3a에 도시된 바와 같이, 출력 클럭 신호(CK_out)의 제 4 번째 주기 구간(fourth period interval)에서는, 홀딩(holding)된 최종 카운팅 값(도 3a에서는 +3)을 출력 클럭 신호(CK_out)의 듀티 정보로서 출력한 후에, 카운팅 값(counting value)을 다시 zero로 리셋(reset)한다. 출력 클럭 신호(CK_out)의 제 5 번째 주기 구간 내지 제 7 번째 주기 구간에서는 카운팅 동작이 다시 수행되고, 출력 클럭 신호(CK_out)의 제 8 번째 주기 구간에서는 업데이팅 동작이 다시 수행된다. 이와 같은 동작들이 반복되면서, 출력 클럭 신호(CK_out)의 매 4 주기 구간마다 출력 클럭 신호(CK_out)의 듀티 정보가 업데이트된다.
비록, 도 3a에는 매 4 주기 구간마다 출력 클럭 신호(CK_out)의 듀티 정보가 업데이트되는 실시예가 도시되어 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 본 발명에 따르면 출력 클럭 신호(CK_out)의 듀티 정보는 출력 클럭 신호(CK_out)의 매 N 주기 구간마다 업데이트될 수 있다. 이 경우에, 출력 클럭 신호(CK_out)의 제 [(m-1)*N]+1 번째 주기 구간 내지 제 (m*N)-1 번째 주기 구간에서 는 카운팅 동작이 수행되고, 출력 클럭 신호(CK_out)의 제 (m*N) 번째 주기 구간에서는 업데이팅 동작이 수행된다. 여기서, m은 자연수이다. 이와 같이 N 주기 구간동안 누적되는 카운팅 값에 기초하여 출력 클럭 신호(CK_out)의 듀티 정보를 검출하면, 출력 클럭 신호(CK_out)의 한 주기 구간(one period interval)만을 측정하여 출력 클럭 신호(CK_out)의 듀티 정보를 검출하는 경우에 비해서, 더 정확하게 출력 클럭 신호(CK_out)의 듀티 정보를 검출할 수 있다.
도 3b는 출력 클럭 신호(CK_out)의 듀티 싸이클이 50%보다 작은 경우를 예시한다. 도 3a의 경우와 비슷하게 도 3b의 경우에서도, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간 내지 제 3 번째 주기 구간에서는, 샘플링 클럭 신호(CK_smpl)의 상승 에지 타이밍에서 출력 클럭 신호(CK_out)의 논리 레벨이 무엇인가에 따라서 카운팅 값(counting value)을 증가 또는 감소시킨다. 출력 클럭 신호(CK_out)의 제 4 번째 주기 구간에서는, 홀딩된 최종 카운팅 값(도 3b에서는 -5)을 출력 클럭 신호(CK_out)의 듀티 정보로서 출력한 후에, 카운팅 값(counting value)을 다시 zero로 리셋한다. 마찬가지로, 출력 클럭 신호(CK_out)의 제 5 번째 주기 구간 내지 제 7 번째 주기 구간에서는 카운팅 동작이 다시 수행되고, 출력 클럭 신호(CK_out)의 제 8 번째 주기 구간에서는 업데이팅 동작이 다시 수행된다. 이와 같은 동작들이 반복되면서, 출력 클럭 신호(CK_out)의 매 4 주기 구간마다 출력 클럭 신호(CK_out)의 듀티 정보가 업데이트된다.
도 3a 및 도 3b에서 보듯이, 본 발명의 일 실시예에 따른 듀티 검출기는 출력 클럭 신호(CK_out)의 주파수보다 높은 주파수를 가지는 샘플링 클럭 신 호(CK_smpl)를 이용하여 출력 클럭 신호(CK_out)의 듀티 정보를 검출한다. 즉, 샘플링 클럭 신호(CK_smpl)의 에지 타이밍에서 출력 클럭 신호(CK_out)의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값(counting value)을 증가 또는 감소시킨다. 샘플링 클럭 신호(CK_smpl)의 주파수가 높을수록 더 세밀한 카운팅 동작이 수행될 수 있으므로, 샘플링 클럭 신호(CK_smpl)의 주파수를 높임으로써 듀티 검출기의 검출 정밀도(resolution)를 높일 수 있다. 이하에서는 도 4a 및 도 4b를 참조하여, 출력 클럭 신호(CK_out)와 Non-Harmonic 관계에 있는 샘플링 클럭 신호(CK_smpl)를 이용하면 듀티 검출기의 검출 정밀도를 더 높일 수 있다는 점을 설명한다.
도 4a는 서로 Non-Harmonic 관계에 있는 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)를 예시하는 도면이고, 도 4b는 서로 Harmonic 관계에 있는 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)를 예시하는 도면이다.
먼저, 도 4b에 예시된 바와 같이, 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)가 서로 Harmonic 관계에 있는 경우에는, 샘플링 클럭 신호(CK_smpl)의 주파수가 출력 클럭 신호(CK_out)의 주파수의 정수배이다. 이러한 경우에는 출력 클럭 신호(CK_out)에 대한 업 카운팅(up counting) 횟수가 출력 클럭 신호(CK_out)의 각 주기 구간마다 동일하고, 출력 클럭 신호(CK_out)에 대한 다운 카운팅(down counting) 횟수도 출력 클럭 신호(CK_out)의 각 주기 구간마다 동일하다. 예컨대 도 4b에서, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간, 제 2 번째 주기 구간 및 제 3 번째 주기 구간에서 업 카운팅 횟수는 모두 7이고, 다운 카운팅 횟수는 모 두 4이다. 따라서, 도 4b의 경우에, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간 내지 제 3 번째 주기 구간에 대한 평균 업 카운팅 횟수는 7이고, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간 내지 제 3 번째 주기 구간에 대한 평균 다운 카운팅 횟수는 4이다. 샘플링 클럭 신호(CK_smpl)의 주파수가 출력 클럭 신호(CK_out)의 주파수의 정수배이므로, 카운팅 기간을 더 길게 설정하더라도 평균 업 카운팅 횟수는 항상 7이 될 것이고 평균 다운 카운팅 횟수는 항상 4가 될 것이다.
도 4a에 예시된 바와 같이, 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)가 서로 Non-Harmonic 관계에 있는 경우에는, 샘플링 클럭 신호(CK_smpl)의 주파수가 출력 클럭 신호(CK_out)의 주파수의 정수배가 아니다. 이러한 경우에는, 출력 클럭 신호(CK_out)에 대한 업 카운팅(up counting) 횟수가 출력 클럭 신호(CK_out)의 각 주기 구간마다 다를 수 있다. 예컨대 도 4a에서, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간에서는 업 카운팅 횟수가 7이지만, 출력 클럭 신호(CK_out)의 제 2 번째 주기 구간 및 제 3 번째 주기 구간에서는 업 카운팅 횟수가 6이다. 도 4a의 경우에, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간 내지 제 3 번째 주기 구간에 대한 평균 업 카운팅 횟수는 대략 6.33이다. 만약 카운팅 구간을 더 길게 설정한다면, 그에 따른 평균 업 카운팅 횟수는 출력 클럭 신호(CK_out)의 듀티 정보를 더 세밀하게 나타낼 것이다. 즉, 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간 내지 제 (N-1) 번째 주기 구간에서 카운팅 동작을 수행하고 출력 클럭 신호(CK_out)의 제 N 번째 주기 구간에서 업데이팅 동작을 수행하는 경우에, N을 크게 설정할수록 그에 따른 평균 업 카운팅 횟수는 출력 클럭 신호(CK_out)의 듀티 정보를 더 세밀하게 나타낸다고 볼 수 있다.
비록, 도 4a에는 출력 클럭 신호(CK_out)에 대한 다운 카운팅(down counting) 횟수가 출력 클럭 신호(CK_out)의 각 주기 구간마다 동일한 경우가 예시되어 있지만, 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)가 서로 Non-Harmonic 관계에 있는 경우에는 출력 클럭 신호(CK_out)에 대한 다운 카운팅(down counting) 횟수도 출력 클럭 신호(CK_out)의 각 주기 구간마다 다를 수 있다.
이상에서 살펴 본 바와 같이, 본 발명의 일 실시예에 따른 듀티 검출기에서는, 샘플링 클럭 신호(CK_smpl)의 주파수를 높임으로써 듀티 검출기의 검출 정밀도(resolution)를 절대적으로 높일 수 있고, 출력 클럭 신호(CK_out)와 Non-Harmonic 관계에 있는 샘플링 클럭 신호(CK_smpl)를 이용함으로써 듀티 검출기의 검출 정밀도를 상대적으로 더 높일 수 있다.
도 5는 본 발명의 일 실시예에 따른 듀티 검출기를 나타내는 도면이다.
도 5에 도시된 듀티 검출기(220)는 클럭 변환기(S2D), 홀드 펄스 생성기(HPG), 제 1 논리 연산기(OPc), 지연기(DL), 제 2 논리 연산기(OPr), 업 다운 카운터(CNT) 및 레지스터(REG)를 구비한다.
도 6은 도 5에 표시된 각 신호들의 타이밍 관계를 예시하는 도면이다.
도 6에는 출력 클럭 신호(CK_out), 샘플링 클럭 신호(CK_smpl), 업 클럭 신호(V_up), 다운 클럭 신호(V_dn), 카운팅 클럭 신호(CK_cnt), 홀드 펄스 신호(V_hold), 카운팅 값(counting value), 리셋 신호(V_rstb) 및 듀티 정보로서 출 력되는 카운팅 값의 부호(sign)가 도시되어 있다.
이하에서는 도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 듀티 검출기의 동작을 설명한다.
클럭 변환기(S2D)는 출력 클럭 신호(CK_out)로부터 서로 위상이 반대되는 업 클럭 신호(V_up)와 다운 클럭 신호(V_dn)를 생성한다. 도 5에서의 클럭 변환기(S2D)는 Single-ended 신호로부터 서로 위상이 반대되는 2개의 Differential-ended 신호들을 생성한다는 점에서 Single to Differential Converter라고 할 수 있다.
홀드 펄스 생성기(HPG)는 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간(INTV1) 내지 제 3 번째 주기 구간(INTV3)에 대응되는 카운팅 구간(INTV_cnt)에서 비활성화되고 제 4 번째 주기 구간(INTV4)에 대응되는 홀딩 구간(INTV_hld)에서 활성화되는 홀드 펄스 신호(V_hold)를 생성한다. 더 일반적으로 표현하자면, 홀드 펄스 생성기(HPG)는 출력 클럭 신호(CK_out)의 제 [(m-1)*N]+1 번째 주기 구간 내지 제 (m*N)-1 번째 주기 구간에 대응되는 카운팅 구간(INTV_cnt)에서 비활성화되고 제 (m*N) 번째 주기 구간에 대응되는 홀딩 구간(INTV_hld)에서 활성화되는 홀드 펄스 신호(V_hold)를 생성한다. 여기서, m은 자연수이다. 도 6에는 N=4인 실시예가 도시되어 있다. N=4이면 출력 클럭 신호(CK_out)의 매 4 주기 구간마다 출력 클럭 신호(CK_out)의 듀티 정보가 업데이트된다.
제 1 논리 연산기(OPc)는 홀드 펄스 신호(V_hold)와 샘플링 클럭 신호(CK_smpl)를 제 1 논리 연산하여 카운팅 클럭 신호(CK_cnt)를 출력한다. 도 5에 도시된 바와 같이 홀드 펄스 신호(V_hold)의 반전 신호와 샘플링 클럭 신호(CK_smpl)를 AND 연산하면, 카운팅 구간(INTV_cnt)에서만 토글링(toggling)되고 홀딩 구간(INTV_hld)에서는 로우(low) 레벨을 유지하는 카운팅 클럭 신호(CK_cnt)가 출력된다. AND 연산 외에 다른 논리 연산을 사용해서 도 6에 도시된 바와 같은 카운팅 클럭 신호(CK_cnt)를 생성할 수도 있다. 홀드 펄스 신호(V_hold)와 샘플링 클럭 신호(CK_smpl)에 기초하여 생성된 카운팅 클럭 신호(CK_cnt)를 사용함으로써, 카운팅 구간(INTV_cnt)에서는 카운팅 동작을 수행하고 홀딩 구간(INTV_hld)에서는 업데이팅 동작을 수행할 수 있다.
업 다운 카운터(CNT)는 카운팅 클럭 신호(CK_cnt)의 에지 타이밍에서 업 클럭 신호(V_up)의 논리 레벨 및 다운 클럭 신호(V_dn)의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값(counting value)을 증가 또는 감소시키며, 최종 카운팅 값에 기초하여 출력 클럭 신호(CK_out)의 듀티 정보를 출력한다. 구체적으로, 업 다운 카운터(CNT)는, 카운팅 클럭 신호(CK_cnt)의 에지 타이밍에서 업 클럭 신호(V_up)의 논리 레벨이 제 1 논리 레벨(예컨대, 하이 레벨)이면 카운팅 값(counting value)을 증가시키고, 카운팅 클럭 신호(CK_cnt)의 에지 타이밍에서 다운 클럭 신호(V_dn)의 논리 레벨이 제 1 논리 레벨이면 카운팅 값(counting value)을 감소시킨다. 도 6에 예시된 바와 같이 카운팅 클럭 신호(CK_cnt)의 상승 에지(rising edge) 타이밍에서 업 클럭 신호(V_up)의 논리 레벨과 다운 클럭 신호(V_dn)의 논리 레벨을 판단할 수도 있고, 카운팅 클럭 신호(CK_cnt)의 하강 에지(falling edge) 타이밍에서 논리 레벨을 판단하는 실시예도 가능하다.
도 6에 도시된 바와 같이, 카운팅 구간(INTV_cnt)에서 업 다운 카운터(CNT)는 업 클럭 신호(V_up)의 논리 레벨 및 다운 클럭 신호(V_dn)의 논리 레벨을 카운팅한다. 출력 클럭 신호(CK_out)의 제 1 번째 주기 구간(INTV1)을 살펴 보면, 다운 클럭 신호(V_dn)의 논리 레벨이 하이 레벨인 구간에서는 카운팅 값(counting value)이 0에서 -1, -2, -3으로 감소하고, 업 클럭 신호(V_up)의 논리 레벨이 하이 레벨인 구간에서는 카운팅 값(counting value)이 -3에서 -2, -1로 증가하는 것을 알 수 있다. 도 6에서 출력 클럭 신호(CK_out)의 제 2 번째 주기 구간(INTV2) 및 제 3 번째 주기 구간(INTV3)까지 카운팅 동작이 진행되면, 최종 카운팅 값은 -4가 된다.
홀딩 구간(INTV_hld)에서 업 다운 카운터(CNT)는 최종 카운팅 값(도 6에서는 -4)에 기초하여 출력 클럭 신호(CK_out)의 듀티 정보를 출력한다. 도 5에 도시된 바와 같이, 업 다운 카운터(CNT)는 최종 카운팅 값(value) 자체를 출력 클럭 신호(CK_out)의 듀티 정보(DutyInfo)로서 출력할 수도 있고, 최종 카운팅 값의 부호(sign)를 출력 클럭 신호(CK_out)의 듀티 정보(DutyInfo)로서 출력할 수도 있다.
듀티 정보(DutyInfo)의 출력 시점은 지연기(DL)에 의해서 제어될 수 있다. 지연기(DL)는 홀드 펄스 신호(V_hold)를 소정의 시간만큼 지연시켜 업데이트 신호(S_update)를 출력한다. 홀드 펄스 신호(V_hold)와 업데이트 신호(S_update) 간에는 소정의 시간차가 있을 뿐이므로, 홀드 펄스 신호(V_hold)와 마찬가지로 업데이트 신호(S_update)도 제 m*N 번째 주기 구간마다 활성화된다. 업 다운 카운터(CNT)는 홀딩 구간(INTV_hld)에서 업데이트 신호(S_update)의 활성화에 응답하여 출력 클럭 신호(CK_out)의 듀티 정보(DutyInfo)를 출력한다. 업데이트 신호(S_update)가 제 m*N 번째 주기 구간마다 활성화되므로, 업 다운 카운터(CNT)는 제 m*N 번째 주기 구간마다 출력 클럭 신호(CK_out)의 듀티 정보(DutyInfo)를 업데이트할 수 있다. 도 6에서는 업데이트 신호(S_update)의 활성화 시점에서 최종 카운팅 값(-4)의 부호(sign)가 출력 클럭 신호(CK_out)의 듀티 정보(DutyInfo)로서 출력된다.
본 발명에 따른 듀티 검출기(220)는 출력 클럭 신호(CK_out)와 홀드 펄스 신호(V_hold)를 제 2 논리 연산하여 리셋 신호(V_rstb)를 출력하는 제 2 논리 연산기(OPr)를 더 구비할 수 있다. 도 5에서 제 2 논리 연산기(OPr)는 출력 클럭 신호(CK_out)와 홀드 펄스 신호(V_hold)를 NAND 연산하여 리셋 신호(V_rstb)를 출력한다. 업 다운 카운터(CNT)는 홀딩 구간(INTV_hld)에서 리셋 신호(V_rstb)의 활성화에 응답하여 카운팅 값을 리셋시킨다. 도 6의 홀딩 구간(INTV_hld)에서 리셋 신호(V_rstb)가 로우(low) 레벨로 활성화되면 카운팅 값이 zero로 리셋된다.
도 5에서 보듯이, 본 발명에 따른 듀티 검출기(220)는 출력 클럭 신호(CK_out)의 듀티 정보(DutyInfo)를 저장하는 레지스터(REG)를 더 구비할 수 있다. 레지스터(REG)는 저장된 듀티 정보(DutyInfo)에 기초하여 출력 클럭 신호(CK_out)의 듀티 싸이클을 조정하기 위한 디지털 조정 코드(S_code[n:0])를 출력한다. 도 2에서의 듀티 조정기(210)는, 레지스터(REG)로부터 출력되는 디지털 조정 코드(S_code[n:0])에 응답하여 입력 클럭 신호(CK_in)의 듀티 싸이클을 조정하거나, 업 다운 카운터(CNT)로부터 출력되는 듀티 정보(DutyInfo)에 응답하여 입력 클 럭 신호(CK_in)의 듀티 싸이클을 조정할 수 있다. 듀티 검출기(220)가 레지스터(REG)를 구비하는 경우에는, 듀티 싸이클 정정기(200)를 포함하는 시스템의 전원이 오프(OFF)되고 다시 시스템의 전원이 온(ON)되는 때에 또는 그 외에 듀티 싸이클을 re-locking할 때에, 레지스터(REG)에 저장된 듀티 정보(DutyInfo)를 이용하여 동일한 입력 클럭 신호(CK_in)에 대한 듀티 싸이클 정정 동작을 신속하게 실행할 수 있다.
한편 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 듀티 검출기(220)는 디지털 회로로 구현되므로, 이를 구비하는 듀티 싸이클 정정기(200)는 디지털 듀티 싸이클 정정기(Digital-DCC)라고 할 수 있다. 아날로그 듀티 싸이클 정정기(Analog-DCC)에서는 적분기, 비교기, 차지 펌프(charge pump) 등과 같은 아날로그 소자가 사용된다. 적분기, 비교기, 차지 펌프 등과 같은 아날로그 소자에서는 오프셋(offset) 특성이나 누설(leakage) 특성이 존재하며, 이러한 오프셋 특성이나 누설 특성은 아날로그 듀티 싸이클 정정기(Analog-DCC)의 동작에서 정정 오차(correction error)를 초래하기도 한다. 그러나, 본 발명에 따른 듀티 검출기(220)는 디지털 회로로 구현되므로, 오프셋 특성이나 누설 특성으로 인한 정정 오차를 방지할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 듀티 검출기를 나타내는 도면이다.
도 7에 도시된 듀티 검출기는 클럭 변환기(S2D), 홀드 펄스 생성기(HPG), 제 1 연산기(OPc1), 제 1 업 다운 카운터(CNT1), 제 2 연산기(OPc2), 제 2 업 다운 카운터(CNT2), 제 3 연산기(OPc3), 제 3 업 다운 카운터(CNT1), 지연기(DL), 논리 연 산기 OPr, 인버터 체인(INV_CH), 합산기(ADD) 및 레지스터(REG)를 구비한다. 도 7에서의 S2D, HPG, OPr, DL 및 REG 각각은 도 5에서의 S2D, HPG, OPr, DL 및 REG에 각각 대응된다.
듀티 싸이클 정정기(200)를 구비하는 시스템에 존재하는 DLL(Delay-Locked Loop)이나 PLL(Phase-Locked Loop)의 딜레이 라인(delay line)을 이용하여 구현될 수 있는 인버터 체인(INV_CH)은 출력 클럭 신호(CK_out)의 주파수보다 높은 주파수를 가지는 제 1 샘플링 클럭 신호(CK_smpl1) 내지 제 3 샘플링 클럭 신호(CK_smpl3)를 출력한다.
제 1 연산기(OPc1)는 홀드 펄스 신호(V_hold)와 제 1 샘플링 클럭 신호(CK_smpl1)를 논리 연산하여 제 1 카운팅 클럭 신호(CK_cnt1)를 출력한다. 도 7에서 제 1 연산기(OPc1)는 홀드 펄스 신호(V_hold)의 반전 신호와 제 1 샘플링 클럭 신호(CK_smpl1)를 AND 연산하여 제 1 카운팅 클럭 신호(CK_cnt1)를 출력한다. 제 1 업 다운 카운터(CNT1)는 제 1 카운팅 클럭 신호(CK_cnt1)의 에지 타이밍에서 업 클럭 신호(V_up)의 논리 레벨 및 다운 클럭 신호(V_dn)의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 출력 클럭 신호(CK_out)의 제 1 듀티 정보(DutyInfo1)를 출력한다.
제 2 연산기(OPc2)는 홀드 펄스 신호(V_hold)와 제 2 샘플링 클럭 신호(CK_smpl2)를 논리 연산하여 제 2 카운팅 클럭 신호(CK_cnt2)를 출력한다. 도 7에서 제 2 연산기(OPc2)는 홀드 펄스 신호(V_hold)의 반전 신호와 제 2 샘플링 클럭 신호(CK_smpl2)를 AND 연산하여 제 2 카운팅 클럭 신호(CK_cnt2)를 출력한다. 제 2 업 다운 카운터(CNT2)는 제 2 카운팅 클럭 신호(CK_cnt2)의 에지 타이밍에서 업 클럭 신호(V_up)의 논리 레벨 및 다운 클럭 신호(V_dn)의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 출력 클럭 신호(CK_out)의 제 2 듀티 정보(DutyInfo2)를 출력한다.
제 3 연산기(OPc3)는 홀드 펄스 신호(V_hold)와 제 3 샘플링 클럭 신호(CK_smpl3)를 논리 연산하여 제 3 카운팅 클럭 신호(CK_cnt3)를 출력한다. 도 7에서 제 3 연산기(OPc3)는 홀드 펄스 신호(V_hold)의 반전 신호와 제 3 샘플링 클럭 신호(CK_smpl3)를 AND 연산하여 제 3 카운팅 클럭 신호(CK_cnt3)를 출력한다. 제 3 업 다운 카운터(CNT3)는 제 3 카운팅 클럭 신호(CK_cnt3)의 에지 타이밍에서 업 클럭 신호(V_up)의 논리 레벨 및 다운 클럭 신호(V_dn)의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 출력 클럭 신호(CK_out)의 제 3 듀티 정보(DutyInfo3)를 출력한다.
합산기(ADD)는 출력 클럭 신호(CK_out)의 제 1 듀티 정보(DutyInfo1), 제 2 듀티 정보(DutyInfo2) 및 제 3 듀티 정보(DutyInfo3)를 합산하여 합산된 듀티 정보(DI_add)를 출력한다. 레지스터(REG)는 합산된 듀티 정보(DI_add)에 기초하여 듀티 싸이클을 조정하기 위한 디지털 조정 코드(S_code[n:0])를 출력한다. 도 5의 경우에서는 1 개의 듀티 정보(DutyInfo)에 기초하여 듀티 싸이클을 조정하지만, 도 7의 경우에서는 3 개의 듀티 정보(DutyInfo1, DutyInfo2, DutyInfo3)에 기초하여 듀티 싸이클을 조정한다. 더 많은 듀티 정보에 기초하여 듀티 싸이클을 조정한다면, 그만큼 듀티 싸이클을 더 정확하고 세밀하게 조정할 수 있을 것이다. 비록 도 7에는 3 개의 업 다운 카운터(CNT1, CNT2, CNT3)가 사용되는 실시예가 도시되어 있으나, 2 개의 업 다운 카운터 또는 4 개 이상의 업 다운 카운터가 사용되는 실시예도 가능하다.
도 8은 도 2에서의 샘플링 클럭 생성기(230)를 예시하는 도면이다.
도 8에 도시된 샘플링 클럭 생성기(230)는 앰프(AMP), 쉬프터(SHIFT) 및 전압 제어 발진기(VCO: Voltage Controlled Oscillator)를 구비한다.
앰프(AMP)는 제어 신호(V_ctrl)를 버퍼링하여 출력한다. 즉, 앰프(AMP)는 unity gain(+1) 특성을 가지는 버퍼(buffer)라고 볼 수 있다. 쉬프터(SHIFT)는 앰프(AMP)의 출력 신호를 소정의 편차(ΔV)만큼 쉬프트시켜 출력한다. 전압 제어 발진기(VCO)는 쉬프터(SHIFT)의 출력 신호(V_ctrl + ΔV)에 상응하는 주파수를 가지는 샘플링 클럭 신호(CK_smpl)를 생성한다. 듀티 싸이클 정정기(200)를 구비하는 시스템에 존재하는 PLL(Phase-Locked Loop) 등에는 전압 제어 발진기(VCO)가 포함되므로, PLL 등에 포함되는 전압 제어 발진기(VCO)를 이용하면 별도의 전압 제어 발진기(VCO)를 새로 마련하지 않아도 된다.
통상적으로 전압 제어 발진기(VCO)는 제어 신호(V_ctrl)에 상응하는 주파수를 가지는 클럭 신호를 생성한다. 그런데, 샘플링 클럭 신호(CK_smpl)의 주파수가 출력 클럭 신호(CK_out)의 주파수의 정수배가 되지 않도록 설정하고자 하는 경우에는, 쉬프터(SHIFT)를 이용하여 제어 신호(V_ctrl)를 소정의 편차(ΔV)만큼 쉬프트시킨다. 즉, 쉬프터(SHIFT)는 샘플링 클럭 신호(CK_smpl)의 주파수가 출력 클럭 신호(CK_out)의 주파수의 정수배가 되지 않도록 편차 ΔV를 설정한다. 편차 ΔV를 얼마로 설정하는가에 따라서, 샘플링 클럭 신호(CK_smpl)와 출력 클럭 신호(CK_out)는 서로 Non-Harmonic 관계가 될 수도 있고 서로 Harmonic 관계가 될 수도 있을 것이다.
도 9는 도 2에서의 듀티 조정기(210)를 예시하는 도면이다.
도 9에 도시된 듀티 조정기(210)는 디지털 조정 코드(S_code[n:0])에 응답하는 다수의 병렬 인버터들(INV_P0, INV_P1, INV_P2, ..., INV_Pn), 그리고 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)를 구비한다.
다수의 병렬 인버터들(INV_P0, INV_P1, INV_P2, ..., INV_Pn)의 각 입력단과 제 1 인버터(INV_1)의 입력단으로 입력 클럭 신호(CK_in)가 입력되고, 제 2 인버터(INV_2)의 출력단으로부터 출력 클럭 신호(CK_out)가 출력된다.
다수의 병렬 인버터들(INV_P0, INV_P1, INV_P2, ..., INV_Pn) 중에서 활성화되는 병렬 인버터들의 갯수는 디지털 조정 코드(S_code[n:0])에 따라서 달라진다. 활성화되는 병렬 인버터들의 갯수에 따라서, 출력 클럭 신호(CK_out)에 포함된 각 펄스들의 상승 시간(rising time), 하강 시간(falling time) 또는 지연 시간(delay time)이 달라진다. 출력 클럭 신호(CK_out)에 포함된 각 펄스들의 상승 시간, 하강 시간 등이 달라지면, 출력 클럭 신호(CK_out)의 듀티 싸이클도 달라진다. 결국, 이와 같은 조정 동작에 의해서 디지털 조정 코드(S_code[n:0])에 따른 듀티 싸이클 정정이 실행된다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하다. 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자는 그로부터 다양한 수정 및 변형이 가능하다는 점을 알 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포 함되는 것으로 해석되어야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 듀티 싸이클 정정기(DCC)를 설명하는 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 듀티 싸이클 정정기(DCC)를 나타내는 도면이다.
도 3a 및 도 3b는 도 2에서의 듀티 검출기(220)가 샘플링 클럭 신호(CK_smpl)를 이용하여 출력 클럭 신호(CK_out)의 듀티 정보를 검출하는 동작을 설명하는 도면이다.
도 4a는 서로 Non-Harmonic 관계에 있는 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)를 예시하는 도면이고, 도 4b는 서로 Harmonic 관계에 있는 출력 클럭 신호(CK_out)와 샘플링 클럭 신호(CK_smpl)를 예시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 듀티 검출기를 나타내는 도면이다.
도 6은 도 5에 표시된 각 신호들의 타이밍 관계를 예시하는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 듀티 검출기를 나타내는 도면이다.
도 8은 도 2에서의 샘플링 클럭 생성기(230)를 예시하는 도면이다.
도 9는 도 2에서의 듀티 조정기(210)를 예시하는 도면이다.
< 도면의 참조 번호에 대한 설명 >
100: 듀티 싸이클 정정기
110: 듀티 조정기
120: 듀티 검출기
200: 듀티 싸이클 정정기
210: 듀티 조정기
220: 듀티 검출기
230: 샘플링 클럭 생성기

Claims (21)

  1. 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성하는 클럭 변환기;
    상기 출력 클럭 신호의 제 1 번째 주기 구간 내지 제 (N-1) 번째 주기 구간에 대응되는 카운팅 구간에서 비활성화되고 제 N 번째 주기 구간에 대응되는 홀딩 구간에서 활성화되는 홀드 펄스 신호를 생성하는 홀드 펄스 생성기;
    상기 홀드 펄스 신호와 샘플링 클럭 신호를 제 1 논리 연산하여 카운팅 클럭 신호를 출력하는 제 1 논리 연산기; 및
    상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 최종 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 출력하는 업 다운 카운터;
    를 구비하는 듀티 검출기.
  2. 제 1 항에 있어서,
    상기 샘플링 클럭 신호의 주파수는 상기 출력 클럭 신호의 주파수보다 높은 것을 특징으로 하는 듀티 검출기.
  3. 제 1 항에 있어서,
    상기 샘플링 클럭 신호의 주파수는 상기 출력 클럭 신호의 주파수의 정수배가 아닌 것을 특징으로 하는 듀티 검출기.
  4. 제 1 항에 있어서,
    상기 업 다운 카운터는,
    상기 카운팅 구간에서 상기 카운팅 값을 증가 또는 감소시키고, 상기 홀딩 구간에서 상기 최종 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 출력하는 것을 특징으로 하는 듀티 검출기.
  5. 제 1 항에 있어서,
    상기 업 다운 카운터는,
    상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨이 제 1 논리 레벨이면 상기 카운팅 값을 증가시키고,
    상기 카운팅 클럭 신호의 에지 타이밍에서 상기 다운 클럭 신호의 논리 레벨이 제 1 논리 레벨이면 상기 카운팅 값을 감소시키는 것을 특징으로 하는 듀티 검출기.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 홀드 펄스 신호를 소정의 시간만큼 지연시켜 업데이트 신호를 출력하는 지연기 및
    상기 출력 클럭 신호와 상기 홀드 펄스 신호를 제 2 논리 연산하여 리셋 신호를 출력하는 제 2 논리 연산기 중 적어도 하나를 더 구비하는 것을 특징으로 하는 듀티 검출기.
  9. 제 8 항에 있어서,
    상기 업 다운 카운터는 상기 홀딩 구간에서 상기 업데이트 신호의 활성화에 응답하여 상기 출력 클럭 신호의 듀티 정보를 출력하고,
    상기 업 다운 카운터는 상기 홀딩 구간에서 상기 리셋 신호의 활성화에 응답하여 상기 카운팅 값을 리셋시키는 것을 특징으로 하는 듀티 검출기.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 업 다운 카운터는 상기 최종 카운팅 값의 부호(sign) 및 상기 최종 카운팅 값 중 적어도 하나를 상기 출력 클럭 신호의 듀티 정보로서 출력하는 것을 특징으로 하는 듀티 검출기.
  15. 삭제
  16. 삭제
  17. 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성하는 클럭 변환기;
    상기 출력 클럭 신호의 제 1 번째 주기 구간 내지 제 (N-1) 번째 주기 구간에 대응되는 카운팅 구간에서 비활성화되고 제 N 번째 주기 구간에 대응되는 홀딩 구간에서 활성화되는 홀드 펄스 신호를 생성하는 홀드 펄스 생성기;
    상기 홀드 펄스 신호와 제 1 샘플링 클럭 신호를 논리 연산하여 제 1 카운팅 클럭 신호를 출력하는 제 1 연산기;
    상기 제 1 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 상기 출력 클럭 신호의 제 1 듀티 정보를 출력하는 제 1 업 다운 카운터;
    상기 홀드 펄스 신호와 제 2 샘플링 클럭 신호를 논리 연산하여 제 2 카운팅 클럭 신호를 출력하는 제 2 연산기; 및
    상기 제 2 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 상기 출력 클럭 신호의 제 2 듀티 정보를 출력하는 제 2 업 다운 카운터를 구비하는 것을 특징으로 하는 듀티 검출기.
  18. 삭제
  19. 듀티 정보에 응답하여 입력 클럭 신호의 듀티 싸이클을 조정하여 출력 클럭 신호를 출력하는 듀티 조정기;
    제어 신호에 상응하는 샘플링 클럭 신호를 생성하는 샘플링 클럭 생성기; 및
    상기 샘플링 클럭 신호를 이용하여 상기 출력 클럭 신호의 듀티 정보를 검출하는 듀티 검출기;를 구비하며, 상기 듀티 검출기는,
    상기 출력 클럭 신호로부터 서로 위상이 반대되는 업 클럭 신호와 다운 클럭 신호를 생성하는 클럭 변환기;
    상기 출력 클럭 신호의 제 [(m-1)*N]+1 번째 주기 구간 내지 제 (m*N)-1 번째 주기 구간에 대응되는 구간에서 비활성화되고 제 (m*N) 번째 주기 구간에 대응되는 구간에서 활성화되는 홀드 펄스 신호를 생성하는 홀드 펄스 생성기;
    상기 홀드 펄스 신호와 상기 샘플링 클럭 신호를 제 1 논리 연산하여 카운팅 클럭 신호를 출력하는 제 1 논리 연산기; 및
    상기 카운팅 클럭 신호의 에지 타이밍에서 상기 업 클럭 신호의 논리 레벨 및 상기 다운 클럭 신호의 논리 레벨을 판단하고, 그 판단 결과에 응답하여 카운팅 값을 증가 또는 감소시키며, 상기 카운팅 값에 기초하여 상기 출력 클럭 신호의 듀티 정보를 검출하는 업 다운 카운터를 구비하는 것을 특징으로 하는 듀티 싸이클 정정기.
  20. 삭제
  21. 삭제
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101543329B1 (ko) * 2009-04-21 2015-08-10 삼성전자주식회사 지연 고정 루프 및 그 구동 방법
DE102010006230A1 (de) * 2010-01-28 2011-08-18 JUNGHANS Microtec GmbH, 78655 Elektronische Schaltung und Verfahren zur Bestimmung der Impedanz
KR20140112927A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 디지털 듀티 사이클 보정 회로
JP6828482B2 (ja) * 2017-02-08 2021-02-10 オムロン株式会社 制御システム、およびパルス出力装置
JP7223387B2 (ja) * 2018-05-24 2023-02-16 ザインエレクトロニクス株式会社 デューティ補償装置
CN112204664B (zh) 2018-05-29 2024-04-02 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
KR20220107042A (ko) 2020-10-28 2022-08-01 창신 메모리 테크놀로지즈 아이엔씨 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법
US11611335B2 (en) * 2021-05-06 2023-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Duty-cycle corrector phase shift circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060103441A1 (en) 2004-11-12 2006-05-18 International Business Machines Corporation Digital duty cycle corrector

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507873B1 (ko) 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100473813B1 (ko) 2003-07-10 2005-03-14 학교법인 포항공과대학교 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및그 방법
US7005900B1 (en) * 2003-07-11 2006-02-28 Xilinx, Inc. Counter-based clock doubler circuits and methods with optional duty cycle correction and offset
KR100644127B1 (ko) 2005-01-03 2006-11-10 학교법인 포항공과대학교 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060103441A1 (en) 2004-11-12 2006-05-18 International Business Machines Corporation Digital duty cycle corrector

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