TWI390384B - 具寬頻範圍之工作週期修正電路 - Google Patents

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TWI390384B
TWI390384B TW097114243A TW97114243A TWI390384B TW I390384 B TWI390384 B TW I390384B TW 097114243 A TW097114243 A TW 097114243A TW 97114243 A TW97114243 A TW 97114243A TW I390384 B TWI390384 B TW I390384B
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Hsien Sheng Huang
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Description

具寬頻範圍之工作週期修正電路
本發明係有關一種工作週期修正電路，更明確地說，係有關一種具有寬頻範圍之工作週期修正電路。
請參考第1圖。第1圖係為一先前技術之工作週期修正電路100之示意圖。工作週期修正電路100包含工作週期修正器110與延遲鎖定迴路電路120。工作週期修正電路110用來接收一參考週期訊號CLKIN ，並據以產生一修正週期訊號CLKDCC 。延遲鎖定迴路電路120耦接至工作週期修正電路110，用來接收修正週期訊號CLKDCC ，並據以產生一延遲修正週期訊號CLKOUT 。延遲鎖定迴路電路120需要一鎖定時間TL1 ，來將延遲修正週期訊號CLKOUT 的相位鎖定與修正週期訊號CLKDCC 相同。工作週期修正器110需要一鎖定時間TL2 ，來將修正週期訊號CLKDCC 的相位鎖定與參考週期訊號CLKIN 相同。
因此，根據上述，先前技術之工作週期修正電路100需時(TL1 +TL2 )才能將輸出的延遲修正週期訊號CLKOUT 之相位鎖定至參考週期訊號CLKIN 。此鎖定時間(TL1 +TL2 )過長，而容易造成電路不穩定。另外，由於工作週期修正電路100並無回授之功能，因此，輸出的延遲修正週期訊號CLKOUT 與輸入的參考週期訊號CLKIN 之間的延遲時間便無法明確判斷與追蹤，造成使用者的不 便。
本發明係提供一種具寬頻範圍之工作週期修正電路，用來接收一週期訊號產生器所輸出之一參考週期訊號，並修正該參考週期訊號之工作週期以產生一輸出週期訊號。該工作週期修正電路包含一調諧電路，包含一脈衝產生器，包含一反及閘，包含一第一輸入端，耦接於該週期訊號產生器；一第二輸入端；及一輸出端，用來輸出一週期性低準位脈衝訊號；及一第一調諧器，耦接於該週期訊號產生器與該反及閘之該第二輸入端之間，用來根據一參考電壓，調諧該參考週期訊號之低準位狀態並據以輸出至該反及閘之該第二端；及一調諧模組，包含至少一第二調諧器，耦接於該反及閘之該輸出端，用來根據該參考電壓，調諧該週期性低準位脈衝訊號之低準位狀態並據以輸出以作為該輸出週期訊號；一延遲電路，耦接於該調諧模組之一輸出端，用來以一預定時間長度，延遲該輸出週期訊號，並據以產生一第一修正週期訊號與一第二修正週期訊號，其中該第一修正週期訊號與該第二修正週期訊號互為反相；及一鎖相迴路電路，耦接於該延遲電路，用來測量該第一修正週期訊號與該第二修正週期訊號之高準位與低準位時態並據以產生該參考電壓。
請參考第2圖。第2圖係為本發明之工作週期修正電路200之 示意圖。如圖所示，工作週期修正電路200包含鎖相迴路電路210、調諧電路220及延遲電路230。
調諧電路220耦接於一週期訊號產生器(未圖示)，用來接收參考週期訊號CLKIN ，並調諧參考週期訊號CLKIN ，再將調諧後的參考週期訊號輸出以作為輸出週期訊號CLKOUT 。而輸出週期訊號CLKOUT 的工作週期便可被修正為50%。
延遲電路230耦接於調諧電路220，用來接收輸出週期訊號CLKOUT ，並將輸出週期訊號CLKOUT 延遲一預定時間長度TD2 ，再據以產生修正週期訊號CLKDCC 與CLKBDCC 。其中修正週期訊號CLKDCC 與CLKBDCC 彼此互為反相訊號。
鎖相迴路電路210耦接於延遲電路230，用來接收修正週期訊號CLKDCC 與CLKBDCC ，以測量修正週期訊號CLKDCC 與CLKBDCC 的高準位時態與低準位時態，再據以產生一參考電壓VRDCC ，並將該參考電壓VRDCC 回授至調諧電路220。而鎖相迴路電路210所輸出之參考電壓VRDCC ，係可提供給調諧電路220，以將輸出週期訊號CLKOUT 的工作週期修正為50%。
請參考第3圖。第3圖係為本發明之鎖相迴路電路210之示意圖。如圖所示，鎖相迴路電路210包含偏壓電路211、相位比較器212、低通濾波器213以及放大器214。
偏壓電路211包含P型金氧半導體電晶體QP4 、QP5 、QP6 及N型金氧半導體電晶體QN4 、QN5 ，以形成一電流鏡電路，用來根據一參考電流源IREF 來產生偏壓訊號VB1 及VB2 ，並將偏壓訊號VB1 與VB2 提供給相位比較器212以進行驅動。
相位比較器212包含電容C2 與C3 、P型金氧半導體電晶體QP1 、QP2 、QP3 與N型金氧半導體電晶體QN1 、QN2 及QN3 。電晶體QP1 之第一端耦接於偏壓源VDD 、其第二端耦接於電晶體QP2 之第一端與電晶體QP3 之第一端、其控制端耦接於電晶體QP5 之控制端；電晶體QN1 之第二端耦接於偏壓源VSS (地端)、其第一端耦接於電晶體QN2 之第二端與電晶體QN3 之第二端、其控制端耦接於電晶體QN5 之控制端；電晶體QP2 之第一端耦接於電晶體QP1 之第二端、其第二端耦接於電晶體QN2 之第一端、其控制端耦接於延遲電路230，用來接收修正週期訊號CLKDCC ；電晶體QN2 之第一端耦接於電晶體QP2 之第二端、其第二端耦接於電晶體QN1 之第一端、其控制端耦接於延遲電路230，用來接收修正週期訊號CLKDCC ；電晶體QP3 之第一端耦接於電晶體QP1 之第二端、其第二端耦接於電晶體QN3 之第一端、其控制端耦接於延遲電路230，用來接收修正週期訊號CLKBDCC ；電晶體QN3 之第一端耦接於電晶體QP3 之第二端、其第二端耦接於電晶體QN1 之第一端、其控制端耦接於延遲電路230，用來接收修正週期訊號CLKBDCC ；電容C2 耦接於電晶體QN3 之第二端與偏壓源VSS 之間；電容C3 耦接於電晶體QN2 之第二端與偏壓源VSS 之間。電晶體QP1 與QN1 係為相位比較器212 之電流源電晶體，且分別接收從偏壓電路211傳送過來的偏壓訊號VB1 與VB2 ，以驅動相位比較器212。電容C2 與C3 分別用來測量修正週期訊號CLKBDCC 與CLKDCC 之高準位時態與低準位時態。此外，電容C2 耦接於低通濾波器213、電容C3 耦接於放大器214。
低通濾波器213包含電容C1 與電阻R1 。低通濾波器213之電阻R1 耦接於相位比較器212之電容C2 與偏壓源VSS 之間。電容C2 與C3 分別用來測量修正週期訊號CLKBDCC 與CLKDCC 之高準位時態與低準位時態，因此在低通濾波器213的電容C1 上的參考電壓VRDCC 的大小係可根據修正週期訊號CLKBDCC 與CLKDCC 之高準位時態與低準位時態來決定。
放大器214之正輸入端耦接於電容C1 ，用來接收參考電壓VRDCC ；放大器214之負輸入端耦接於放大器214之輸出端，以使放大器214形成一電壓隨耦器(voltage follower)，因此，電容C3 上所載的電壓便與參考電壓VRDCC 相等，如此便能使得相位比較器212上的電位VDCCB 與VDCC 相近。
請參考第4圖。第4圖係為本發明之調諧電路220之示意圖。調諧電路220包含脈衝產生器221、調諧模組222及反相器INV1 。
脈衝產生器221耦接於該週期訊號產生器，用來接收參考週期 訊號CLKIN ，並於參考週期訊號CLKIN 之上升緣產生一初始值為高準位之低準位脈衝，以形成一週期性低準位脈衝訊號CLKLP 。
調諧模組222用來接收參考電壓VRDCC ，並依據參考電壓VRDCC 的大小，延長週期性低準位脈衝訊號CLKLP 的低準位狀態，其中該低準位狀態等於輸出週期訊號CLKOUT 之高準位狀態，以校準輸出週期訊號CLKOUT 之工作週期。另外，鎖相迴路電路210所產生之參考電壓VRDCC 回授至調諧模組220，而使得參考週期訊號CLKIN 與輸出週期訊號CLKOUT 二者上升緣之間的延遲時間係為固定且可追蹤的。
請參考第5圖。第5圖係為本發明之調諧模組222之示意圖。調諧模組222包含反相器INV1 及至少一調諧器2221。調諧器2221包含反相器INV2 、P型金氧半導體電晶體QP7 、N型金氧半導體電晶體QN6 及QN7 。電晶體QP7 之第一端耦接於偏壓源VDD 、其第二端耦接於電晶體QN6 之第一端、其控制端耦接於脈衝產生器221，用來接收週期性低準位脈衝訊號CLKLP ；電晶體QN6 之第一端耦接於電晶體QP7 之第二端、其第二端耦接於電晶體QN7 之第一端、其控制端與接於脈衝產生器221，用來接收週期性低準位脈衝訊號CLKLP ；電晶體QN7 之第一端耦接於電晶體QN6 之第二端、其第二端耦接於偏壓源VSS 、其控制端耦接於鎖相迴路電路210之電容C1 ，用來接收參考電壓YRDCC ；反相器INV2 之輸入端耦接於電晶體QP7 之第二端與電晶體QN6 之第一端、其輸出端耦接於下一級的 調諧器之輸入端或者反相器INV1 之輸入端。電晶體QN7 係根據參考電壓VRDCC ，調整下拉電流的大小，以延長週期性低準位脈衝訊號CLKLP 之低準位時態，以產生高準位時態與低準位時態相等的輸出週期訊號CLKOUT 。
調諧器2221的數目多寡可依照延長週期性低準位脈衝訊號CLKLP 的低準位狀態來決定，並不限定於一個，而可以多個調諧器2221串聯成多級(於第5圖中，調諧器2221的數目設定為2)。而最後一級的調諧器2221之輸出(反相器INV2 之輸出端)耦接於反相器INV1 ，使得調諧器2221所產生的輸出週期訊號CLKOUT 在延遲時間長度TD1 後，能與參考週期訊號CLKIN 的相位相同。
請參考第6圖。第6圖係為本發明之脈衝產生器221之示意圖。脈衝產生器221包含反及閘NAND1 、調諧器2211及反相器INV9 。反及閘NAND1 之第一輸入端，耦接於該週期訊號產生器，用來接收參考週期訊號CLKIN 、其第二輸入端耦接於反相器INV9 之輸出端、其輸出端用來根據其二輸入端所接收之訊號經由反及運算，輸出週期性低準位脈衝訊號CLKLP 。調諧器2211耦接於該週期訊號產生器與該反及閘NAND1 之第二輸入端之間，用來根據參考電壓VRDCC ，調諧該參考週期訊號CLKIN 之低準位狀態並據以輸出至該反及閘NAND1 之第二端。調諧器2211與調諧器2221之結構相同，於此不再贅述。在調諧器2211中之電晶體QN7 之控制端耦接於電容C1 ，係根據參考電壓VRDCC ，調整下拉電流的大小，以 延長參考週期訊號CLKIN 之低準位時態並輸出至反相器INV9 。
調諧器2211的數目多寡可依照延長參考週期訊號CLKIN 的低準位狀態來決定，並不限定於一個，而可以多個調諧器2211串聯成多級。而最後一級的調諧器2211之輸出(反相器INV2 之輸出端)耦接於反相器INV9 。
請參考第7圖。第7圖係本發明之調諧器之延遲時間與電壓關係之示意圖。當要將調諧器所產生的延遲時間TD 調長時，便可提昇參考電壓VRDCC 。如圖所示，在電壓方向上分成A段、B段與C段，而A段至C段的斜率漸增。也就是說，在A段的範圍內，參考電壓VRDCC 的變動對於延遲時間TD 的變動影響較小；反之，在C段的範圍內，參考電壓VRDCC 只要稍微的變動，延遲時間TD 就會有很大的差異。因此，當所使用的延遲時間TD 係落於C段的範圍內時，此時的參考電壓VRDCC 的穩定性就變得相當重要。因為只要參考電壓VRDCC 稍微變動，延遲時間TD 就會變動很大，而造成嚴重的誤差。因此，本發明之調諧模組222與脈衝產生器221，其中所使用的調諧器，皆可使用多個串聯的方式，來達成所需的延遲時間，而不是以單一個調諧器並提高參考電壓VRDCC 來達成，如此所產生的延遲時間亦較為穩定。此外，在脈衝產生器221與調諧模組222中的調諧器的數目，皆可根據使用者需要調整。
請參考第8圖。第8圖係為本發明之延遲電路230之示意圖。 如圖所示，延遲電路230包含反相器INV3 、延遲模組231與232。反相器INV3 之輸入端耦接於調諧電路220之輸出端，用來接收輸出週期訊號CLKOUT 並據以反相輸出週期訊號CLKOUT 。延遲模組231包含反相器INV4 、INV5 以及一延遲單元G1 。延遲單元G1 可以一電晶體開關來實現，其目的僅為產生一與反相器相同之延遲時間。在延遲模組231中，反相器INV4 之輸入端耦接於反相器INV3 之輸出端、延遲單元G1 耦接於反相器INV4 與反相器INV5 之間、反相器INV5 用來輸出修正週期訊號CLKBDCC 。延遲模組232包含反相器INV6 、INV7 以及INV8 。在延遲模組232中，反相器INV6 之輸入端耦接於反相器INV3 之輸出端、反相器INV7 耦接於反相器INV6 與反相器INV8 之間、反相器INV8 用來輸出修正週期訊號CLKDCC 。因此，修正週期訊號CLKDCC 與CLKBDCC 彼此互為反相訊號，且皆相同較輸出週期訊號CLKOUT 延遲一預定時間TD2 。該預定時間TD2 即為如第7圖中所示經過4個反相器的延遲時間，此預定的延遲時間TD2 亦可根據使用者需要調整反相器的數目來作調整。
請參考第9圖。第9圖係為本發明之工作週期修正電路200之時序圖。如圖所示，參考週期訊號CLKIN 的高準位時態時間60%大於其低準位時態時間40%。調諧電路220接收參考週期訊號CLKIN 之上升緣時，產生週期性低準位脈衝訊號CLKLP 。當參考週期訊號CLKIN 工作於第一週期T1 時，由於參考電壓VRDCC 尚未產生，調諧模組222將不會調諧週期性低準位脈衝訊號CLKLP 的 低準位時態。在經由第一延遲時間TD1 之後，週期性低準位脈衝訊號CLKLP 經由反相器INV1 產生高準位脈衝的輸出週期訊號CLKOUT 。而在延遲時間TD2 後，輸出週期訊號CLKOUT 經由延遲電路230，產生低準位脈衝之修正週期訊號CLKBDCC 與高準位脈衝之修正週期訊號CLKDCC 。當參考週期訊號CLKIN 工作於第二週期T2 時，調諧模組222接收鎖相迴路電路210之參考電壓VRDCC ，並根據參考電壓VRDCC 的大小，延長週期性低準位脈衝訊號CLKLP 的低準位時態。而經過數個週期之後，反相器INV1 所產生之輸出週期訊號CLKOUT 之工作週期將能校準為50%而輸出。而校準後的輸出週期訊號CLKOUT 經由延遲電路230所產生的修正週期訊號CLKBDCC 與CLKDCC 之工作週期亦皆為50%。
綜上所述，本發明所提供之工作週期修正電路，可追蹤所接收之參考週期訊號與修正後所輸出的週期訊號之間延遲的時間，並降低輸出週期訊號抖動的情形。此外，利用本發明所提供具有可調脈衝長度的脈衝產生器，更可提高工作週期修正電路所能應用的頻率範圍，如此提供給使用者更大的便利性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200‧‧‧工作週期修正電路
110‧‧‧工作週期修正器
120‧‧‧延遲鎖定迴路電路
CLKIN ‧‧‧參考週期訊號
CLKDCC 、CLKBDCC ‧‧‧修正週期訊號
CLKOUT ‧‧‧輸出週期訊號
210‧‧‧鎖相迴路電路
220‧‧‧調諧電路
230‧‧‧延遲電路
VRDCC ‧‧‧參考電壓
VDD 、VSS ‧‧‧偏壓源
QN1 、QN2 、QN3 、QN4 、QN5 、 QN6 、QN7 ‧‧‧N型金氧半導體電晶體
QP1 、QP2 、QP3 、QP4 、QP5 、QP6 、 QP7 ‧‧‧P型金氧半導體電晶體
C1 、C2 、C3 ‧‧‧電容
R1 ‧‧‧電阻
211‧‧‧偏壓電路
IREF ‧‧‧參考電流源
212‧‧‧相位比較器
213‧‧‧低通濾波器
214‧‧‧放大器
VDCCB 、VDCC ‧‧‧電壓
221‧‧‧脈衝產生器
222‧‧‧調諧模組
INV1 、INV2 、INV3 、INV4 、 INV5 、INV6 、INV7 、INV8 、INV9 ‧‧‧反相器
G1 ‧‧‧延遲單元
2221、2211‧‧‧調諧器
NAND1 ‧‧‧反及閘
TD1 、TD2 ‧‧‧延遲時間
T1 、T2 、T3 ‧‧‧週期
第1圖係為一先前技術之工作週期修正電路之示意圖。
第2圖係為本發明之工作週期修正電路之示意圖。
第3圖係為本發明之鎖相迴路電路之示意圖。
第4圖係為本發明之調諧電路之示意圖。
第5圖係為本發明之調諧模組之示意圖。
第6圖係為本發明之脈衝產生器之示意圖。
第7圖係本發明之調諧器之延遲時間與電壓關係之示意圖。
第8圖係為本發明之延遲電路之示意圖。
第9圖係為本發明之工作週期修正電路之時序圖。
CLKIN ‧‧‧參考週期訊號
CLKOUT ‧‧‧輸出週期訊號
VRDCC ‧‧‧參考電壓
VDD 、VSS ‧‧‧偏壓源
QN6 、QN7 ‧‧‧N型金氧半導體電晶體
QP7 ‧‧‧P型金氧半導體電晶體
222‧‧‧調諧模組
INV2 、INV9 ‧‧‧反相器
2211‧‧‧調諧器
NAND1 ‧‧‧反及閘

Claims (16)

  1. 一種具寬頻範圍之工作週期修正電路，用來接收一週期訊號產生器所輸出之一參考週期訊號，並修正該參考週期訊號之工作週期以產生一輸出週期訊號，該工作週期修正電路包含：一調諧電路，包含：一脈衝產生器，包含：一反及閘，包含：一第一輸入端，耦接於該週期訊號產生器；一第二輸入端；及一輸出端，用來輸出一週期性低準位脈衝訊號；及一第一調諧器，耦接於該週期訊號產生器與該反及閘之該第二輸入端之間，用來根據一參考電壓，調諧該參考週期訊號之低準位狀態並據以輸出至該反及閘之一第二端；及一調諧模組，包含至少一第二調諧器，耦接於該反及閘之該輸出端，用來根據該參考電壓，調諧該週期性低準位脈衝訊號之低準位狀態並據以輸出以作為該輸出週期訊號；一延遲電路，耦接於該調諧模組之一輸出端，用來以一預定時間長度，延遲該輸出週期訊號，並據以產生一第一修正週期訊號與一第二修正週期訊號，其中該第一修正週期訊號與該第二修正週期訊號互為反相；及 一鎖相迴路電路，耦接於該延遲電路，用來測量該第一修正週期訊號與該第二修正週期訊號之高準位與低準位時態並據以產生該參考電壓。
  2. 如請求項1所述之工作週期修正電路，其中該第一調諧器包含：一第一電晶體，包含：一第一端，耦接於一第一偏壓源；一控制端，耦接於該週期訊號產生器；及一第二端，耦接於該反及閘之該第二輸入端；一第二電晶體，包含：一第一端，耦接於該第一電晶體之該第二端；一控制端，耦接於該週期訊號產生器；及一第二端；及一第三電晶體，包含：一第一端，耦接於該第二電晶體之該第二端；一控制端，耦接於該鎖相迴路電路，用來接收該參考電壓；及一第二端，耦接於一第二偏壓源。
  3. 如請求項2所述之工作週期修正電路，其中該第一電晶體係為一P型金氧半導體電晶體；該第二及該第三電晶體係為N型金氧半導體電晶體。
  4. 如請求項2所述之工作週期修正電路，其中該第一調諧器另包含一第一反相器，耦接於該第一電晶體之該第二端與該反及閘之該第二輸入端之間。
  5. 如請求項4所述之工作週期修正電路，其中該脈衝產生器另包含一第二反相器，耦接於該第一反相器與該反及閘之該第二輸入端之間。
  6. 如請求項1所述之工作週期修正電路，其中該調諧模組中之第二調諧器包含：一第四電晶體，包含：一第一端，耦接於一第一偏壓源；一控制端，耦接於該反及閘之該輸出端；及一第二端，耦接於該延遲電路；一第五電晶體，包含：一第一端，耦接於該第四電晶體之該第二端；一控制端，耦接於該反及閘之該輸出端；及一第二端；及一第六電晶體，包含：一第一端，耦接於該第五電晶體之該第二端；一控制端，耦接於該鎖相迴路電路，用來接收該參考電壓；及 一第二端，耦接於一第二偏壓源。
  7. 如請求項6所述之工作週期修正電路，其中該第四電晶體係為一P型金氧半導體電晶體；該第五及該第六電晶體係為N型金氧半導體電晶體。
  8. 如請求項6所述之工作週期修正電路，其中該第二調諧器另包含一第三反相器，耦接於該第四電晶體之該第二端與該延遲電路之間。
  9. 如請求項8所述之工作週期修正電路，其中該調諧電路另包含一第四反相器，耦接於該第三反相器與該延遲電路之間。
  10. 如請求項1所述之工作週期修正電路，其中該延遲電路包含：一第五反相器，耦接於該週期訊號產生器；一第一延遲模組，包含M個串接之第六反相器，其中第一個第六反相器耦接於該第五反相器，第M個反相器用來輸出該第一修正週期訊號；及一第二延遲模組，包含：N個串接之第七反相器，其中第一個第七反相器耦接於該第五反相器；及一延遲單元，耦接於該第(P-1)個第七反相器與該第P個第七反相器之間，用來輸出該第二修正週期訊號； 其中P≦N，N≦M，且P、N、M皆為正整數，該第一延遲模組與該第二延遲模組皆延遲該預定時間長度。
  11. 如請求項10所述之工作週期修正電路，其中該鎖相迴路電路包含：一相位比較器，耦接於該第一延遲模組與該第二延遲模組，用來測量該第一修正週期訊號與該第二修正週期訊號之高準位與低準位時態；及一低通濾波器，耦接於該相位比較器，用來根據該相位比較器偵測之結果輸出該參考電壓。
  12. 如請求項11所述之週期修正電路，其中該鎖相迴路電路另包含一偏壓電路，以根據一參考電流源輸出一第一偏壓訊號與一第二偏壓訊號至該相位比較器。
  13. 如請求項12所述之工作週期修正電路，其中該相位比較器包含：一第七電晶體，包含：一第一端，耦接於一第一偏壓源；一控制端，用來接收該第一偏壓訊號；及一第二端；一第八電晶體，包含：一第一端，耦接於該第七電晶體之該第二端； 一控制端，耦接於該第一延遲模組，用來接收該第一修正週期訊號；及一第二端；一第九電晶體，包含：一第一端，耦接於該第七電晶體之該第二端；一控制端，耦接於該第二延遲模組，用來接收該第二修正週期訊號；及一第二端；一第十電晶體，包含：一第一端，耦接於該第八電晶體之該第二端；一控制端，耦接於該第一延遲模組，用來接收該第一修正週期訊號；及一第二端；一第十一電晶體，包含：一第一端，耦接於該第九電晶體之該第二端；一控制端，耦接於該第二延遲模組，用來接收該第二修正週期訊號；及一第二端；一第十二電晶體，包含：一第一端，耦接於該第十電晶體之該第二端與該第十一電晶體之該第二端；一控制端，用來接收該第二偏壓訊號；及一第二端； 一第一電容，耦接於該第八電晶體之該第二端與一第二偏壓源之間；及一第二電容，耦接於該第九電晶體之該第二端與該第二偏壓源之間。
  14. 如請求項13所述之工作週期修正電路，其中該第七、第八及第九電晶體係為P型金氧半導體電晶體；該第十、第十一及第十二電晶體係為N型金氧半導體電晶體。
  15. 如請求項13所述之工作週期修正電路，其中該低通濾波器包含：一電阻，耦接於該第二電容；及一第三電容，耦接於該電阻與該第二偏壓源之間，用來輸出該參考電壓。
  16. 如請求項15所述之工作週期修正電路，其中該鎖相迴路電路另包含一放大器，該放大器包含：一正輸入端，耦接於該第三電容，用來接收該參考電壓；一輸出端，耦接於該第一電容；及一負輸入端，耦接於該放大器之該輸出端。
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