JPS60113505A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は周波数シンセサイザ、特に高速の周波数切換
えを要求されるいわゆる周波数ホッピング方式等に用い
て好適な周波数シンセサイザに関する。

背景技術とその問題点 周波数シンセサイザは、周波数合成によシ楕密な可変周
波数を得るものであるか、これには大きく類別して、直
接合成法と間接合成法とがある。

直接合成法は単−又は複数の周波数源の出力を、混合・
逓倍・分局その他いわゆるＰＬＬ（位相ロツクルーゾ）
以外の方法によ多処理し、所望の周波数を得る方法であ
る。また、間接合成法は、周波数発生要素として少くと
もＰＬＬを用いて所望の周波数を得る方法である。

第１図は、直接合成法による周波数シンセサイザの一例
を示すもので、同図において、入力端子（１）よシ例え
ば周波数ｆ１の信号が平衡ミキサ（２）の一方の入力側
に供給され、この平衡ミキサ（２）の他方の入力側には
、ダートスイッチ（３）において、複数個の入力端子（
４）からの周波数ｆ２〜ｆｍの信号が、これに対応した
複数個の制御端子（５）からの制御信号によシ選択的に
取シ出されて供給される。そして、ミキサ（２）で肉入
力の乗算がなされ、その出力側にその和又は差の周波数
をもった信号が得られる。この信号はバンドｉ４スフイ
ルタ（６）を通してＮ分周器（７）に供給され１７Ｎ分
周されて出力端子（８）にシンセサイザ出力として取υ
出される。

このようにして、直接合成法は、複数の周波数をさまざ
まの組合わせで組合わして１、その和又は差の周波数を
得ることができるが、しかし、多数の周波数が必要な場
合、それに伴ってスイッチ素子や乗算器或いはフィルタ
等が多くなり、従って構成が複雑になると共にコスト的
にも高価になる等の欠点がある。

第２図は間接合成法によるＰＬＬを使用した慣用の周波
数シンセサイザの一例を示すもので、同図において、基
準発振器（１１１の出力信号が位相比較器（Ｉｚの一方
の入力側に供給され、この位相比較器（１２＋の他方の
入力側には、その出力側にローパスフィルタθＪを介し
て設けられた電圧制御型発振器Ｉの出力周波数を、例え
ばカウンタを用いた可変分周器ａ９で１　／　ｎに分周
された信号が供給される。位相比較器α２で両人力の位
相比較を行い、その誤差信号がローノ（スフィルタ（１
３１で直流電圧に変換されて発振器α滲に供給され、そ
の発振周波数が誤差分だけ制御されて基準発振器圓から
の信号に位相的にロックされる。

そして、可変分周器ａ９の分周数ｎの値を周波数制御端
子（ｌυからの制御信号（分周比情報）によｐ変えてや
ることによ９１発振器（１４１の出力側の出力端子（１
７１には、その最高周波数を基準周波数のｎ倍とする任
意倍の周波数をもった信号が得られる。

このようにして、間接合成法による慣用の周波数シンセ
サイザは、ＰＬＬの帰還経路にカウンタから成る可変分
周器を付加することによシ、理論的＆てはカウンタのカ
ウント数だけ多数の周波数を発生できるが、しかし、こ
のような慣用の周波数シンセサイザは、構成は簡単であ
るも、電圧制御型発振器の可変範囲やループ帯域による
切換え速度の制限等の問題により、動作が不安定で、ま
た高速で切換えることができない等の欠点があった。

発明の目的 この発明は斯る点に鑑みてなされたもので、構成簡単に
して安定度が高く、しかも高速で切換え可能な周波数シ
ンセサイザを提供するもので６る。

発明の概要 この発明では、所定のアドレス位置に所定の信号波形が
記憶されたメモリと、上記アドレス位置をアクセスする
アドレス信号を発生し、上記メモリよシ所定の位相差を
持った一対の信号を発生させるアドレス回路と、このア
ドレス回路からの帰還信号と制御信号によシ上記アドレ
ス信号を決定する加算回路と、上記一対の信号をアナロ
グ信号に変換した後Ｆ波し、更に演算処理する信号処理
手段とを備え、上記制御信号に関連して上記信号処理手
段の出力側に複数の周波数信号を得るように構成したの
で、構成が簡略化され、安定度が向上し、しかも高速の
周波数切換えが可能となる。

実施例 以下、この発明の一実施例を第３図〜第１１図に基づい
て詳しく説明する。

先ず、この発明の基本原理を第３図〜第９図を参照し乍
ら説明する。

第３図はその基本構成を示すもので、同図において、（
２Ｂはアドレス制御用の例えば複数ビットから成る制御
信号を発生するための制御回路であって、この制御回路
（２１＋からの制御信号は加算回路（２７Ｊの一方の入
力側に供給され、この加算回路四の他方の入力側には、
アドレス回路としてのアドレスラッチ回路（ハ）からの
出力の一部が帰還信号として供給される。加算回路（２
りは制御回路（２１）からの制御信号とラッチ回路（ハ
）からの帰還信号を加算し、これによって、ラッチ回路
（ハ）より、例えば）ｔＯＭを使用したメモリＱ４１に
対するアドレス信号を決定してやる。

メモリ（２（イ）の出力側にはディジタル−アナログ（
以下、Ｄ／Ａと言う）変換器（ハ）が設けられ、ここで
メモリ（ハ）よシ読み出されたディジタル信号がアナロ
グ信号に変換されて、出力端子（４）に導出される。

また、ラッチ回路（ハ）及びＤ／Ａ変換器（ハ）に対し
て、例えば水晶発振回路を用いたクロック発生器（２７
）よυのクロック信号が読み出し用として夫々供給され
る。周波数安定度はこの読み出し用のクロツク信号の精
度によシ実質的に決定され、従って、クロック発生器（
２７）に水晶発振回路の如き精度の高い周波数発生要素
を用いることにより、それだけ周波数安定度も向上され
る。

メモリ（２）には予め所定の信号波形例えば第４図Ａに
示すような１周期を０．１　ｍｓ　（１０ｋＨｚ　）と
する正弦波が書き込まれておシ、これをラッチ回路（ハ
）からのアドレス信号によシ所定期間にわたって読み出
すようにする。例えばアドレス数をＮ１耽み出し用クロ
ック信号の周波数をｆｃｋとすると〜最低周波数はｆｃ
ｋ／Ｎとなる。因みに、アドレス数を２”　＝　２０４
８　（０〜２０４７　）、ｆｃｋの周波数を２０．４８
ＭＨｚとすると、最低周波数は１０ｋＨｚとなる。っ１
シ、１周期が０．１　ｍｓ　（１０ｋＨｚ　）の正弦波
を２０４８個のアドレス信号で読み出せばよいことにな
る。そして、１つずつアドレスをとばして読み出せば２
×ｆｃｋ／Ｎとなシ、２つずつアドレスをとばして読み
出せば３×ｆｃｋ／Ｎとなシ、以下同様にして最高でＮ
／２Ｘｆｃｋ／Ｎまでの読み出しが可能となる。つまり
、ｆｃｋ／Ｎ毎にＮ／２梅類の周波数を得ることができ
ることがわかる（第４図Ｂ参照）。

そこで、制御回路−に例えば０（直流成分相当）の他に
ｆｃｋ／Ｎに対応して１．２×ｆｃｋ／Ｎに対応して２
．３×ｆｃｋ／Ｎに対応して３、・・・・・・・・・・
・・・・・２／ＮＸｆｃｋ／Ｎに対応して２／Ｎの値を
コードの形で入力できるようにする。そして、先ず、制
御回路Ｑυで１を設定したモードでは、ｆｃｋＺＮ毎の
アドレスであるので、最初の１の設定で加算回路（２２
の出力によシラツチ回路（ハ）において第１番目のアド
レス信号が決定され、これによってメモリ（至）のアド
レス０番地が読み出され、次にラッチ回路（ハ）からの
帰還信号１と制御回路（２１１よシの１が加算回路（２
っで加算されて２となり、これによりラッチ回路（ハ）
において第２番目のアドレス信号が決定され、メモリ（
２）のアドレス１番地が読み出され、更にラッチ回路（
ハ）からの帰還信号２と制御回路（２１）よシの１が加
算回路（２２１で加算されて３となシ、これによシラツ
チ回路（ハ）において第３番目のアドレス信号が決定さ
れ、メモリ（２４）のアドレス２番地が読み出され、以
下同様にして最後のＮ番目（アドレスＮ−１番地）まで
の動作が同様にして行われる。

次に制御回路（２１Ｊで２を設定したモードでは、２×
ｆｃｋＺＮ毎のアドレスであるので、最初の２の設定で
加算回路（２２１の出力によりラッチ回路（ハ）におい
て第１番目のアドレス信号が決定され、これによってメ
モリ（ハ）のアドレス０番地が読み出され、次にラッチ
回路（２３１からの帰還信号２と制御回路（２１１よシ
の２が加算されて４となシ、これによシラツチ回路（ハ
）において第３番目のアドレス信号が決定され、メモリ
１２４１のアドレス２番地が読み出され、更にラッチ回
路（ハ）からの帰還信号４と制御回路（２υよシの２が
加算回路（２ので加算されて６となυ、これによりラッ
チ回路（ハ）において第５番目のアドレス信号が決定さ
れ、メモＩＪ　（２４１のアドレス４番地が読み出され
、以下同様にして行われる。

また、制御回路−で３を設定したモードでは、３×ｆｃ
ｋＺＮ毎のアドレスで上述同様の動作がなされ、制御回
路（２１１でＮ／２を設定したモードではＮ／２×ｆｃ
ｋ／Ｎ毎、つまｆｉｆ。ｋ／２毎のアドレスで上述同様
の動作がなされる。つまり、上述の如くＮを２０４８、
ｆｃｋを２０．４８　ＭＨｚとすると、制御回路（２１
１に１を設定するモードでは、１０ｋＨｚおきにアドレ
スがなされ、また、２を゛設定するモードでは２０ｋＨ
ｚおき、３を設定するモードでは３０ｋＨｚおきに夫々
アドレスがなされる等、読み出す信号波形の１周期を一
定とすると、ホップする周波数が大きくなる程高速の読
み出しが可能になることがわかる。

なお、制御回路（２１１において０を設定すると、帰還
信号も常に０であるので加算回路（２２の出力は０であ
υ、ラッチ回路のの出力は直流成分（正弦波の０レベル
相当）のみで、アドレス動作は行われない。

そして、このようにして、メモリｃ！滲よシ読み出され
たディジタル信号はＤ／Ａ変換器（ハ）でアナログ信号
に変換されて出方端子（２６）に導出される。っまシ、
この第３図の回路は一種の数値制御発振器として働く。

なお、上述はいわゆるベースバンド信号のみに注目した
場合であるが、ＰＡＭ波はサンプリング周期の整数倍を
中心に同じスペクトラムを有してぃるので、同様に処理
すればよい。第４図Ｂはこのような整数倍の出力をも考
慮した出力端子Ｈ；７６）に得られる出力の周波数スペ
クトルを示したものである。

斯くして、出力端子（陶には各周波数スペクトルの帯域
において、ｆｃｋ／Ｎ毎にＮ／２種類の周波数を得るこ
とができろう さて、このようにして得られる多数の周波数を個別に取
り出すには、例えば第５図に示すように、各周波数帯域
に対応して複数個のフィルタ（３１ｏ）〜（３１ｉ）を
設け、入力端子（至）に供給される出力端子（２ｅ（第
３図）からの入力信号のうち、例えばｆｃｋ／Ｎ　＝　
ｆｃｋ／　２のベースバンド信号成分はロー・ぐスフィ
ルタ（３１ｏ）で取υ出し、ｆｃｋ／２〜ｆｃｋの信号
成分はバンド・卆スフィルタ（３１１）で取り出し、以
下同様にして１−ｆｃｋ／２〜（厘＋１）・ｆｃｋ／２
の信号成分はバンドパスフィルタ（３１ｉ）で取り出し
てセレクトスイッチ０渇へ供給し、ここで端子（至）か
らの制御信号によりスイッチ（３りを制御し、フィルタ
（３１ｏ）〜（３１ｉ）からの出力を１河択的に取シ出
すようにする。この結果出力端子（圓には、無数（Ｎ／
２×フイルタ数）の周波数が得られる。

この第５図の如きフィルタ群により、より多くの周波数
を得る方法は、実質的に直接合成法において基本となる
周波数を、第３図の如き数値制御発振器１個で構成した
場合に相当し、また乗算器も不要なので、従来法に比し
、すぐれたものと言える。

もつとも、現実的には、ＰＡＭ波の幅を大きくすると高
域が減衰し、小さくすると電力が得られないので、ペー
ス・ぐンド信号が得られれば十分である。

そこで、ペース・ぐンド信号のみを利用してＮ個の周波
数を得る場合を第６図を参照して説明する。

同図において、（４υは第３図の回路で得られた信号が
図示せずもロー・！スフィルタを通し７て供給される入
力端子であって、ロー・やスフィルタを通ることにより
第３図の回路の出力信号のうちのベースバンド信号のみ
が導出される。ここで、この信号を房ωｏｔとする。こ
の信号は乗算器＋４３の一方の入力側に供給され、この
乗算器４３の他方の入力側には、例えば水晶発振回路を
用いたキャリア発生器１りからのキャリア信号部ωａｔ
が供給される。乗算器１４りでこれ等両信号を乗算する
ことによシその出力側には、ｍ（ωＣ＋ωｏ）ｔ＋ｃｏ
ｓ（ωＣ−ωｏ）ｔの信号が得られ、この信号は加算器
、４４）の一方の入力側に供給される。

また、＋４５１は入力端子：・ＩＤに供給される信号Ｃ
Ｏ３０）Ｄｔよりπ／２だけ遅延された信号部ωＤｔが
供給される（この信号５石ωａｔを作る方法は後述する
）入力端子であって、この信号は乗算器１０の一方の入
力側に供給され、この乗算器１１１９の他方の入力側に
は、上述のキャリア信号ｍωａｔを移相器（４ηで９０
°遅延して得た信号ｓｉｎωａｔが供給される。乗算器
＋、ｔ（１９でこれ等両信号を乗算することによシその
出力側には、魚（ωＣ＋ωＤ）（−μｓ（ωＣ−ωＤ）
ｔの信号が得られ、この信号が加算器１４）の他方の入
力側に供給される。

従って、加算器Ｃ４４）の出力１１１．１１には、入力
された両信号が加算されて２房（ωＣ＋ωｏ）ｔの信号
が得られ、この信号が出力端子１＝ｌ１９に導出される
。

また時間軸方向に逆に見た信号部（二〇＞Ｄ）ｔと８石
（−ωＤ）ｔに付いても同様に行うことにより、２ＣＯ
９（ωＣ−ωＤ）ｔの信号を得ること姑できる。

このようにして、第７図に示すように、蜘を中心にして
±ωＤ（但し、０）Ｄは一竺〜十竺）の帯域２ 内で変化する複数の周波数を得ることができる。

ここで、ωｃｌｃ　＝２πｆｃｋである。因みにアドレ
ス数を２０４８、ｆｃｋを２０．４８　ＭＨｚとすると
、最低周波数は１ＱｋＨ２であるから、１０　ｋＨｚ毎
に１０．２４　Ｍ　ｔ−（ｚまで１０２４種類の周波数
が得られ、更にωＣ±！７ＪＤを考えると、ωＣを中心
に±１０．２４　Ｍ　Ｈ２の帯域に２０４８種類の周波
数が得られることになる。

直交する２つの信号■ωａｔ　ｖ　５ｉｎＯ）Ｄｉを得
るには、例えば次のような２つの方法が考えられる。先
ず、その第１は、第８図に示すように、一対のメモリ（
２４Ａ）　、　（２４Ｂ）を設け、これ等の各メモリに
互いにπ／２だけ位相的にずれた信号波形、例えばメモ
リ（２４Ａ）に魚ωＤｔの波形、メモリ（２４Ｂ）に−
、ｉｎ　”Ｄ　ｔの波形を予め書き込み、これ等をアド
レ、スラッチ回路１２３１からのアドレス信号により連
続的に読み出し、これ等を１）／Ａ変換したものをロー
パ刻ソイルタを通して夫々第６図の人力端￥ｒ４υ及び
１４つに供給するようにする。

寸だ、他の方法として第９図に示すように、メモリとし
では例えばｃａｓｏｌＤｔの波形を書き込んだ１個のメ
モ１１問を準備し、こδメモリ（２勇のアドレス側に互
にπ／２の位相差をもったアドレス信号が得られるよう
にする。すなわち、制御ＩＬ１１回路（２υ、加算回路
（２４及びアドレスラッチ回路（側の一方のアドレス系
に対して並列関係にｉｉｉ制御回路（２１′）、加算回
路（２２′）及びアドレスラッチ回路（２３’）の他方
のアドレス系を設け、制御回路（２１’）には、十Ｎす
なわちπ／２の位相差相当分を固定的に設定する。そし
てこの１の値を加算回路祷からの帰還信号に加算し、ア
ドレスラッチ回路（２３’）に供給することにより、ア
ドレスラッチ回路（２３’）からはアドレスラッチ回路
ｔ２３）からのアドレス信号よりπ／２だけ位相的にず
れたアドレス信号が得られる。

そこで、一方のアドレス系からのアドレス信号によりメ
モリ（２１のμｓωＤｔの波形を読み出すとすると、と
れよりπ／２）どけずれた（遅れた）他方のアドレス系
からのアドレス１言号によりメモリ（２４１の内容を読
み出すことによって、実質的ｅこメモリ（刊からはｓｉ
ｎωＤｔの波形が出力されることになり。そし１、これ
等読み出された信号を上述同様Ｄ／Ａ変換した（１時分
割的に取り出してロー・ぐスフィルタに通して夫々第６
図の入力端子１１）及び１１ωに供給してやればよい。

第１０図はこの発明の一実施例を示すもので、同図にお
いて、第３図、第６図及び第８図と対応する部分には同
−回置を付し、その詳細説明は省略する。

本実施例は、実質的に上述した第３図、第６図及び第８
図の回路を組合わせて構成されており、予め位相的にπ
／２だけずれた所定の信号波形が占き込まれたメモリ２
個を用いる場合である。

すなわち、例えば２’）４８・ぐイトの記憶容Ｆ＋１：
を有するメモＩＪ　（２４Ａ）には（支）ωＤｔの波形
、同様に例えば記憶容縫が２０４８バイトのメモリ（２
４Ｂ）には匍ωｏｔの波形が書き込まれており、これ等
を、制祖ト回路１２υからの：ｌｉ’制御信号とラッチ
回路（２３１からの帰還信号を加算する例え（ｒま１１
ビツトの加算回路（２２１の出力に基づくアドレスラッ
チ回路（２３１からの１１ビツトすなわち２０４８のア
ドレス信号にょ多連続的に読み出す。この結果、メモリ
（２４Ａ）の出力側には８ビ゛ツトの囲ωＤｔのフイノ
タル信号が得られ、メモｌ）　（２４Ｂ）の出力側には
８ビツトの５１１１　”Ｄ　ｊのｒイノタル信号が得ら
れる。これ等の信号は夫々ＩＪ／Ａ変換器（２５Ａ）及
び（２５Ｂ）でアナログ信号に変換され、更にロー・ぞ
スフィルタ（４９Ａ）　、　（４ｇＢ）でペースノクン
ド信号のみが取り出され、夫々その出力側に部ωＤｔ＋
ＳＩｎωＤｔの信号が得られる。

これ等の信号は夫々乗算器Ｈ，４り、１１０に供給され
てキャリア発生器１壕からのキーヤリア信号邸ωａｔ及
びこの信号を１多相器１′０で９０°移相して得たキャ
リア信号由ωｃｔと乗９された後加算器（４４）で加算
されてωＣ＋ωＤの信号として出力端子・１→に導出さ
れる。

勿論この場合も時間軸方間に逆に見／ζｃｏｓ（−ωｏ
）ｔとｓｉｎ　（−ωＤ）ｔにイ」いて同様に行うこと
によりω（６）Ｄの信号を７、休出するようにしてもよ
い。従って、出力端子彌に、第７図に示すように、ωＣ
を中心に±ωＤの帯域内で変化し得る複数の周波数信号
を得ることができる。

第１１図はこの発明に係る周波数シンセサイザを用いた
送信機の一例を示すもので、同図に←い、、例えばＭ系
列のコード発生器（５Ｉ）を設け、このコード発生器６
υの出力を制御信号としてこの発明に係る周波数シンセ
サイザ６２１に供給して上述の如く出力信号を取り出し
、この出力信号をこの場合ギヤリア信号として変調回路
１５３）へ供給する。そして、この変調回路（５３）に
おいて、端子（５４）より供給されるｒ−夕信号により
キャリア信号を変調し、この変調された信号を所定の通
過帯域を有する・ぐンド・？スフイルタ１淘を通して電
力増幅器１５Ｇ）に供給し、ここで電力増幅した後、送
信アンテナの７）を介して送出する。

発明の効果 上述の如くこの発明によれば、メモリに予め４Ｆき込ま
れた所定の信号波形を読み出すのに、そのアドレス信号
の速度を任意に変化させることができるので、高速の周
波数切換えが可能となる。また、メモリからの読み出し
に際して一対の直交する信号を取り出し、所定帯域の信
号のみを取シ出すように構成しているので、構成が簡略
化される。

更に読み出し用のクロック信号を精度の高い周波数発生
要素を用いて発生できるので（周波数）安定度を向上で
きる。

【図面の簡単な説明】

第１図及び第２図は夫々従来回路の一例を示すブロック
図、第３図はこの発明の基本原理を説明するだめのブロ
ック図、第４図は第３図の動作説明に供するだめの線図
、第５図はこの発明の説明に供するためのブロック図、
第６図、第８図及び第９図は夫々この発明の詳細な説明
に供するだめのブロック図、第７図はこの発明の説明に
供するだめの線図、第１０図はこの発明の一実施例を示
】ブロック図、第１１図はこの発明の応用例を示すブロ
ック図である。 しＤは制御回路、（２乃は加算回路、（靭はアドレスラ
ンチ回路、（岡、　（２４Ａ）　、　（２４Ｂ）はメモ
リ、Ｃ５）。 （２５Ａ）　、　（２５Ｂ）はディジタル−アナログ（
Ｄ／Ａ）変換器、ｆ２ηはクロック発生器、（４９Ａ）
　、　（４９Ｂ）　Ｖｉミロ−母スフィルタ、（４２１
、’１６１は乗算器、Ｃ３はキャリア発生器、’４４）
は加算器、・１４ηは移相器である。 代理人　伊藤　貞 同　松隈秀盛 第１図 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 所定のアドレス位置に所定の信号波形が記憶されたメモ
   リと、上記アドレス位置をアクセスするアドレス信号を
   発生し、上記メモリよシ所定の位相差を持った一対の信
   号を発生させるアドレス回路と、該アドレス回路からの
   帰還信号と制御信号によシ上記アドレス信号を決定する
   加算回路と、上記一対の信号をアナログ信号に変換した
   後Ｐ波し、更に演算処理する信号処理手段とを備え、上
   記制御信号に関連して上記処理手段の出力側に複数の周
   波数信号を得るようにしたことを特徴とする周波数ノン
   セサイデ。