JPH04506124A - 乗算器回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 乗算器回路 本発明は請求の範囲１の前文による乗算器回路に関する。

信号処理ではしばしば、２つのアナログ入力端を有し、両人力信号の積を形成し 、またこの積を１つのアナログ出力端に伝達するアナログ乗算器回路が必要とさ れる０乗算器回路はアナログ回路技術でもディジタル回路技術でも知られており 、またしばしば使用されるモジュールである。アナログ乗算器回路に対する最も 簡単な実現例としてここではたとえばエミッタ結合されたトランジスタ対があげ られ得る（これについてはグレイ、マイヤー著「アナログ集積回路の解析および 設計」、第２版、ジョン・ウィリー・アンド・ソング、１９８４年、第５９０〜 ５９３頁参照）、この刊行物の第１０．６図中にはトランジスタ対のベース端子 または共通のエミッタ端子がアナログ乗算器の２つのアナログ入力端を、またコ レクタ端子が出力端を形成していることが示されている。

アナログ乗算器回路はたとえば位相検出器として、または周波数倍増器回路に使 用される０位相検出器としては乗算器回路は入力端における位相差に比例する出 力電圧を供給し、またこれをできるかぎり高い周波数にもたらすべきである。

９０°の両入力端における位相差の際には位相検出器の出力電圧は変調範囲の中 央に位置すべきであろう、これは零の位相誤差に相当する０位相検出器の変調範 囲は１８０”であるべきであろう０周波数倍増器は、同相の正弦波状の入力信号 において大信号作動中に有効な周波数倍増を達成し得るように、アナログ乗算器 回路とならんで９０＠移相器をも含んでいる。それはその際に最も高い周波数ま で真のプッシュプル信号を供給する能力を有するべきである。

位相検出および周波数倍増のために現在の技術ではしばしばギルバートセルが乗 算器回路として使用される。このようなギルバートセルの構成および使用は前記 の刊行物、グレイ、マイヤー著「アナログ集積回路の解析および設計」第５９３ 〜６０５頁に示されている。ディジタル入力信号の場合はその際にギルバートセ ルが論理関数としてＸＯＲ論理演算を供給する。バイポーラトランジスタの限界 周波数の付近の周波数におけるこの回路の有用性はギルバートセルの下位および 上位回路レベルでの通過時間の相違により悪くなる。ギルバートセルの下位およ び上位回路レベルに追加的に前段に接続されるレベルシフト段の数が相違すると 、上位および下位回路レベルの入力信号の間の全伝播時間差として下位回路レベ ルのなかの差膜に基づく追加的な通過時間とならんでレベルシフト段の数の相違 に基づく別の通過時間も生ずる。この非対称性は位相検出器としての使用の際に 、増大する周波数において急速に増大し、また９０°の中央位置の両側の出力特 性曲線の対称性を強く減する位相誤差に通ずる０等しい通過時間効果は周波数倍 増回路に使用する際にプッシュプル出力の振幅比の変化に通ずる。

本発明の課題は、位相検出器として使用する際に高い周波数に対しても入力信号 の９０°位相差における対称的な特性曲線を有し、また周波数倍増回路に使用す る際に高い周波数におけるプッシュプル出力における振幅比の変化に通じない乗 算器回路を提供することにある。

この課題は請求の範囲１にあげられている特徴により解決される。

本発明により達成される利点は特に、本発明による乗算器回路の限界周波数がも はや位相誤差によって制限されずに、バイポーラトランジスタのスイッチング時 間のみによって制限され、従って従来の乗算器回路の場合よりも高いことにある 。限界周波数の下側のすべての周波数に対して９０６位相差における出力信号は 正確に変調範囲の中央に位置している。

本発明による乗算器回路の他の実施Ｂ様および実現例は従属請求の範囲２ないし ７の対象である。

本発明の１つの実施例は第２図に示されている。詳細には第１図は従来の技術（ ギルバートセル）による乗算器回路、第２図は本発明による乗算器回路、 第３図はＰＬＬ回路における本発明による乗算器回路の使用例、第４図は第３図 によるＰＬＬ回路の検出器特性曲線である。

第１図には従来の技術によるアナログ乗算器セルが示されており、これは同様に ギルバートセルとも呼ばれている。その構成および作用の仕方は前記刊行物、グ レイ、マイヤー著「アナログ集積回路の解析および設計」第５９３〜６０５頁の 第１０．９図、第１０．１０図に示されている。入力トランジスタのしきい電圧 と入力信号との大きさの比に関係して、この乗算器セルの実際応用に対する３つ の範囲が定義され得る。第１の応用範囲では入力電圧振幅は入力トランジスタの 温度電圧（ｋＴ／ｅ＝２６ｍＶ）にくらべてわずかであり、第１の応用範囲では 入力信号の一方の振幅は入力トランジスタの温度電圧に比較して大きく、また第 ３の応用範囲では再入力信号の振幅は入力トランジスタの温度電圧よりも高い。

最後にあげた応用範囲は、しばしばＰＬＬ回路で必要とされるような２つの振幅 制限された入力信号の間の位相差の検出に対して特に通している。

第１図による乗算器セルは下位の回路レベルと後段に接続されている上位の回路 レベルとに分割されており、その際に第１の入力端子Ｅ１、Ｅ２は上位の回路レ ベルに、また第２の入力端子Ｅ３は下位の回路レベルに対応付けられている。

乗算器セルは、供給電圧の負の極と接続されている第２の電圧端子ＡＫ２と、接 地点と接続されている第】の電圧端子ＡＫＩとの間に接続されている。第１およ び第２の抵抗要素Ｗ１、Ｗ２はそれぞれ第２の電圧端子ＡＫ２と乗算器セルの第 １または第２の出力端子Ａ１、Ａ２との間に配置されている。下位の回路レベル は第１および第２のバイポーラトランジスタＴ１、Ｔ２を有する第１のエミッタ 結合されたトランジスタ対を含んでおり、また上位の回路レベルは第３、第４な らびに第５および第６のバイポーラトランジスタＴ３、Ｔ４、Ｔ５およびＴ６を 有する２つのエミッタ結合されたトランジスタ対を含んでいる。第１のバイポー ラトランジスタＴ１のベース端子および第２のバイポーラトランジスタＴ２のベ ース端子はそれぞれ乗算器セルの２つの第２の入力端子Ｅ３、Ｅ４を形成してい る。第１のバイポーラトランジスタのエミッタ端子および第２のバイポーラトラ ンジスタのエミッタ端子は共通に電流源ＩＱを介して第１の電圧端子ＡＫＩと接 続されている。第１のバイポーラトランジスタＴｌのコレクタ端子は第３のバイ ポーラトランジスタＴ３のエミッタ端子と、また同時に第４のバイポーラトラン ジスタＴ４のエミッタ端子と接続されており、他方において第２のバイポーラト ランジスタＴ２のコレクタ端子は第５のバイポーラトランジスタＴ５のエミッタ 端子と、また共通に第６のバイポーラトランジスタＴ６のエミッタ端子と接続さ れている。第３のバイポーラトランジスタＴ３のベース端子および第６のバイポ ーラトランジスタＴ６のベース端子は共通に２つの第１の入力端子Ｅ１、Ｅ２の 第１の入力端子Ｅ１を形成しており、また第４のバイポーラトランジスタＴ４の ベース端子は第５のバイポーラトランジスタＴ５のベース端子と共通に２つの第 １の入力端子Ｅ１、Ｅ２の第２の入力端子Ｅ２を形成している。第３のノλイポ ーラトランジスタＴ３のコレクタ端子および第５のバイポーラトランジスタＴ５ のコレクタ端子は共通に２つの出力端子Ａ１、Ａ２の第１の出力端子ＡＩを成し ており、また第１の抵抗要素Ｗ１を介して第２の電圧端子ＡＫ２と接続されてお り、他方において第４のバイポーラトランジスタＴ４のコレクタ端子および第６ のバイポーラトランジスタＴ６のコレクタ端子は２つの出力端子Ａ１、Ａ２の第 ２の出力端子Ａ２を成しており、また第２の抵抗要素Ｗ２を介して第２の電圧端 子ＡＫ２と接続されている。

第１図には追加的に、電圧符号として解釈すべき“＋”および“−”符号が記入 されている。その後にＥ２にくらべてＥｌに、またＥ４にくらべてＥ３にそれぞ れ正の入力電圧が与えられると、その結果としての出力信号はＡ２にくらべて出 力端Ａ１において負の範囲にある。

ギルバートセルはエミッタ結合されたトランジスタ対の変形である。それは４象 限乗算を許すので、再入力信号は正の値範囲内であっても負の値範囲内であって もよい、すべての使用されるバイポーラトランジスタは第１図によればｎｐｎバ イポーラトランジスタである。前記刊行物、グレイ、マイヤー著「アナログ集積 回路の解析および設計」第４９３〜４９５頁のギルバートセルの直流解析から、 ギルバートセルの出力端子における電圧は入力信号の双曲線正接関数の積である 。小さい入力信号に対してはこの際に第１近似で双曲線正接関数はそのアーギュ メントにより置換され得る。

既に冒頭に記載したように、この回路の使用可能性は下位および上位の回路レベ ルのなかの通過時間の相違によりバイポーラトランジスタの限界周波数の付近の 周波数において悪くなる。この非対称性は位相検出器としての使用の際に、増大 する周波数において急速に増大し、また９０°の中央位置の両側の出力特性曲線 の対称性を強く減する位相誤差に通ずる。同じくこの等しい通過時間効果は周波 数倍増回路に使用する際にプッシュプル出力の振幅比の変化に通ずる。

等しく取り扱うべき再入力信号に対してエミッタ結合されたトランジスタ段のな かの信号通過時間が相違するという欠点は本発明による第２図の乗算器回路によ り除去される。この欠点はその際に伝達経路の対称化により克服される。

従って、本発明による第２図の乗算器回路では各信号Ｓ１およびＳ２は遅いほう の伝達経路も速いほうの伝達経路も通過し、また出力信号は出力端子Ａ１°およ びＡ２’にこれらの両成分の和として生ずる。冒頭に既に記載したように、この 新しい装置の限界周波数はもはや位相誤差により制限されず、ノ１イボーラトラ ンジスタのスイッチング時間によってのみ制限され、従って第１図の従来技術に よる乗算器回路の場合よりも高い、この限界周波数の下側のすべての周波数に対 して９０°位相差における出力信号は正確に変調範囲の中央に位置している。

本発明による乗算器回路はそれぞれ第１図中のようにギルバートセルとして構成 されている２つの乗算器セルを含んでいる０両乗算器セルの出力端は並列に接続 されており、またそれらの入力端はレベルシック段ＬＳＩ°、・・・ＬＳ４°ま たはＬＳＩ”、・・・ＬＳ４”を介して乗算器回路の入力端と接続されている。

それぞれ１つのオーム抵抗Ｗｌ’およびＷ２’が出力端ＡＩ’またはＡ２″を第 ２の電圧端子ＡＫ２と接続する。各乗算器セルはｔｉ源ならびに下位の回路レベ ルおよび後段に接続されている上位の回路レベルを含んでいる。それぞれ１つの エミッタ結合されたトランジスタ対（Ｔ１゛、Ｔ２°／Ｔｌ”、Ｔ２”）を有す る下位の回路レベルには入力端Ｅ３°、Ｅ４’またはＥ３”、Ｅ４”が対応付け られており、他方においてそれぞれ２つのエミッタ結合されたトランジスタ対（ Ｔ３°、Ｔ４“／Ｔ５°、Ｔ６’またはＴ３°゛、Ｔ４”／Ｔ５”、Ｔ６”）を 有する上位の回路レベルは入力端Ｅｌ’、Ｅ２°またはＥ１°゛、Ｅ２″を介し て駆動される。

乗算器回路の出力端Ａビは第２図によれば乗算器セルＭＺ２のコレクタ出力端Ｔ ５″およびＴ３″と共通する乗算器セルＭＺＩのコレクタ出力端Ｔ５°およびＴ ３’により形成される。それに対して出力端Ａ２°はＭＺＩからのＴ４°、Ｔ６ °のコレクタ出力端とＭＺ２からのＴ４゛１、Ｔ６″のコレクタ出力端との間の 共通接続により形成すべきである。前記のように出力端Ａ１°は抵抗要素Ｗ１゜ を介して、また出力端Ａ２’は抵抗要素Ｗ２“を介してそれぞれ第２の電圧端子 ＡＫ２と接続すべきである。

両乗算器セルＭＺＩ、ＭＺ２の入力端におけるレベルシックは２つの群、すなわ ちＬＳＩｏ、ＬＳ２’、ＬＳＩ”およびＬ　Ｓ　２　”が属する１段構成のレベ ルシフタの第１の群と、ＬＳ３“、ＬＳ４’、ＬＳ３”ならびにＬＳ４”が属す る３段構成のレベルシフタの第２の群とに分割され得る。個々の段はそれぞれ１ つの抵抗要素または１つのｔｉｎを有するバイポーラｎｐｎ　）ランジスタから 構成される。その際にこのようなレベルシフタの入力端の役割はベース端子がし ており、他方においてコレクタ端子は第２の電圧端子ＡＫ２と、またエミッタ端 子は抵抗要素またはｔ流源を介して第１の電圧端子ＡＫＩと接続されている。同 時にエミッタ端子は１段のレベルシフタの出力端をも形成している。レベルシフ タが多段に構成されていれば、個々の段は直列に接続され、また前段のレベルシ フタ段の出力端は後続のレベルシック段の入力端に接続される。さらに第２図か られかるヨウに、３段のレベル／フタＬＳ３　’は入力端Ｅ３’に、３段のレベ ルシフタＬＳ４’は入力端Ｅ４°に、３段のレベルシフタＬＳ３１１１よ入力４ Ｅ３”に、また同じく３段のレベルシックＬＳ４”は入力端Ｅ４′°に接続され ている。１段のレベルシフタＬＳＩ’およびＬＳ２“はそれぞれ入力端Ｅｌ’ま たはＥ２’と、またＬＳＩ”およびＬ　Ｓ　２　”はそれぞれ入力端Ｅ１゛′ま たはＥ２゛′と接続すべきである。最後に乗算器回路ＭＨＩ・・・ＭＢ２の入力 端は付属のレベルシフタを介して両乗算器セルの入力端と下記のように接続すべ きである。端子ＭＨＩは一方ではレベルシフタＬＳ３“を介してＥ３°と、また レベルシックＬＳＩ”を介してＥ１″と、また端子ＭＥ２はレベルシフタＬＳ４ ’を介してＥ４’と、またレベルシフタＬＳ２”を介してＥ２”と接続されてい る。端子ＭＥ３はレベルシフタＬＳｌ’を介してＥ１″に、またレベルシックＬ 　Ｓ　４　”を介してＥ４″に接続すべきであり、他方において端子ＭＥ４はレ ベルシフタＬＳ２’を介してＥ２’に、またレベルシフタＬＳ３”を介してＥ３ ″に接続すべきである。

第１図中と同じく追加的に、符号の正しい電圧値を検出し得るように、第２図中 にも“十”および“＝９符号が乗算器セルＭＺＩおよびＭＺ２のすべての入力端 および出力端に記入されている。その際に注意すべきこととして、入力信号Ｓ２ はＭＺＩに、また交換された極性でＭＺ２に与えられ、他方において入力信号Ｓ １は等しい極性でＭＺＩおよびＭＺ２に与えられる。

第１図中のように第２の電圧端子ＡＫ２は基＊電位に、また第１の電圧端子ＡＫ １は供給電圧の負極（たとえば−５Ｖ）に接続すべきである。すべての使用され るバイポーラトランジスタは第４図中と同しくｎｐｎバイポーラトランジスタと して構成されている。

第３図には、本発明による乗算器回路が組み込まれ得る位相ｉＪ１節回路ＰＬＬ を用いるタイミング回生のための回路が示されている。フェーズロックループと も呼ばれる位相ｍ節回路は通信技術で特に重要な１ｌｉ１節技術の応用である。

ＰＬＬ回路は、出力信号ＵＡを、その周波数が入力信号ＵＥの周波数と一致する ように、詳細には両信号の間の位相ずれが一定にとどまるように、設定する役割 をする。

第３図によるタイミング回生のための回路ではＰＬＬ回路はここで、決定フリッ プフロップＦＦをクロックするためにデータストリームから安定なりロック信号 ＵＡを回生ずる課題を有する。ＮＲＺ　（非零復帰）信号においてはこの場合に 、入カスベクトルからクロック周波数における線を発生する前処理段ＶＶを付加 すべきである。入力データストリームＵＥ″に対して相対的なりロック信号の位 相位置は調節可能な位相シフタＰＳ′により設定される。従って入力ストリーム ＵＥ°は決定フリップフロップＦＦの入力端にも、直接に前処理段■■を介して 入力従ってｔＪＥとしてＰＬＬ回路にも接続され、また決定フリップフロップＦ Ｆのクロック入力端は調節可能な位相シフタＰＳ’を介してＰＬＬ回路の出方信 号ＵＡに接続されている。再生されたデータストリームＵＡ’は次いで出方信号 として決定フリップフロップＦＦから取り出され得る。決定フリップフロップＦ Ｆはサンプル・アンド・ホールド回路として動作し、また完全なりロック周期に わたりサンプリング時点で存在した信号値を記憶する。ＰＬＬ回路自体は対称的 な位相検出器ＳＰＤ、ループフィルタＳＦ、ｉｉ圧制御形発振器■ｃｏ、位相シ フタＰＳならびに対称的な周波数倍増器ＳＦＶを含んでいる。対称的な位相検出 器ＳＰＤは入力信号ＵＥおよび対称的な周波数倍増器ＳＦＶの出力信号ＵＡがら 制御偏、差信号を形成し、この制御偏差信号はループフィルタＳＦを介して電圧 制御形見振器ｖＣＯに与えられている。ループフィルタＳＦは低域通過機能を有 し、制御偏差信号のより高い周波数の信号成分を減衰し、また電圧制御形周波数 発振器ＶＣｏを制御するための直流電圧信号を形成する。この目的で対称的な周 波数倍増器ＳＦＶの出力端は対称的な位相検出器ＳＰＤの第１の入力端に、また 入力信号ＵＥはその第２の入力端に接続され、また対称的な位相検出器ＳＰＤの 出力端はループフィルタＳＦを介して電圧制御形周波数発振器■ＣＯと接続され ている。

最後に電圧制御形周波数発振器■ＣＯの出力端は一方では直接に、また他方では 位相シフタＰＳを介して対称的な周波数倍増器回路ＳＦＶに接続されている。位 相シフタＰＳはここで周波数倍増のために必要である。なぜならば、対称的な周 波数倍増器回路ＳＦＶは大信号作動中に２つの互いに９０°ずらされた入力信号 を必要とするからである。

集積されたＰＬＬ回路では通常、電圧制御形見振器は、全ループの動作周波数を 制限する要素である。！圧制御形見振器が本発明により実現される対称的な周波 数倍増器と一緒にＰＬＬ回路に使用されると、この速度制限は克服され得る。

達成可能な速度利得は、その場合、対称的な位相検出器が標準回路と異なり同じ く本発明による乗算器回路を用いて構成され、またそれによりこの速度要求を満 足するならば、全ループに対して十分に利用され得る。

さらに、ＮＲＺ信号に対して必要なＰＬＬ回路の前処理段■■にも使用されるよ うな本発明による対称的な乗算器回路により構成された周波数倍増器回路の利用 可能な周波数範囲は標準回路にくらべて高められ得る。

対称的な位相検出器が本発明による乗算器セルを用いて構成されると、位相検出 器ＰＳ’においてはもはや従来の技術による簡単な乗算器検出器の周波数に関係 する位相誤差が補償されなくてよい、前処理段■■の通過時間のみを位相シフタ ＰＳ’により補償すればよい。

第４図には、同期位相検出器に対する両人力信号（この場合ＵＡおよびＵＥ）を ９０°の固定の位相間隔に調節する検出器特性曲線が示されている。ＰＬＬ回路 はここでは負帰還調節回路のように作用し、また制御偏差信号ΔＵが常に最小化 されるようにする。もし第３図のＰＬＬ回路において本発明による乗算器回路の 代わりに標準モジュールが同期位相検出器ＳＰＤおよび同期周波数倍増器ＳＦＶ に使用されるならば、正弦状の検出器特性曲線が上昇する周波数に対して右方に ずれ、従ってまた両信号ＵＡ、ＵＥの位相関係に位相誤差を発生するであろう（ 第４図中に高い周波数に対する矢印方向により示されている）、これは前期のよ うに調節可能な位相シフタＰＳ’により補償されなければならないであろう。

△Ｕ［Ｖ］ 国際調査報告 国際調査報告

Claims (7)

【特許請求の範囲】
1. １．第１および第２の入力端子対（ＭＥ１、ＭＥ２；ＭＥ３、ＭＥ４）および第 １および第２の出力端子（Ａ１′、Ａ２′）を有する乗算器回路であって、下位 の回路レベルおよび後段に接続されている上位の回路レベルを有する少なくとも １つの乗算器セル（ＭＺ２）を含んでおり、その際に上位の回路レベルと対応付 けられている乗算器セル（ＭＺ２）の第１の入力端子対（Ｅ１′′、Ｅ２′′） が乗算器回路の第１の入力端子対（ＭＥ１、ＭＥ２）と、また下位の回路レベル と対応付けられている乗算器セル（ＭＺ２）の第１の入力端子対（Ｅ３′′、Ｅ ４′′）が乗算器回路の第２の入力端子対（ＭＥ３、ＭＥ４）と接続されており 、また乗算器セル（ＭＺ２）の第１および第２の出力端子が乗算器回路の第１お よび第２の出力端子（Ａｌ′、Ａ２′）を形成しており、またその際に乗算器セ ルが第１の電圧端子（ＡＫ１）と、乗算器回路の第１の出力端子（Ａ１′）が第 １の抵抗要素（Ｗ１′）を介して第２の電圧端子（ＡＫ２）に、また乗算器回路 の第２の出力端子（Ａ２′）が第２の抵抗要素（Ｗ２′）を介して同じく第２の 電圧端子（ＡＫ２）と接続すべきである乗算器回路において、乗算器回路が下位 の回路レベルおよび後段に接続されている上位の回路レベルを有する別の乗算器 セル（ＭＺ１）を含んでおり、この別の乗算器セル（ＭＺ１）の上位の回路レベ ルに対応付けられている第１の入力端子対（Ｅ１′、Ｅ２′）が前記の乗算器セ ル（ＭＺ２）の第２の入力端子対（Ｅ３′′、Ｅ４′′）と、また後記の別の乗 算器セル（ＭＺ１）の下位の回路レベルに対応付けられている第２の入力端子対 （Ｅ３′、Ｅ４′）が前記の乗算器セル（ＭＺ２）の第１の入力端子対（Ｅ１′ ′、Ｅ２′′）と接続されており、後記の別の乗算器セル（ＭＺ１）が同じく第 １の電圧端子（ＡＫ１）に接続されており、また前記の乗算器セル（ＭＺ２）の 第１の出力端子および後記の別の乗算器セル（ＭＺ１）の第１の出力端子が共通 に乗算器回路の第１の出力端子（Ａ１′）を、また前記の乗算器セル（ＭＺ２） の第２の出力端子および後記の別の乗算器セル（ＭＺ１）の第２の出力端子が共 通に乗算器回路の第２の出力端子（Ａ２′）を形成していることを特徴とする乗 算器回路。
2. ２．前記の乗算器セル（ＭＺ２）および後記の別の乗算器セル（ＭＺ１）が等し く構成されており、また下位の回路レベルのなかに第１および第２のバイポーラ トランジスタ（Ｔ１′′、Ｔ２′′；Ｔ１′、Ｔ２′）を有する１つのエミッタ 結合されたトランジスタ対を、また上位の回路レベルのなかに第３、第４、第５ および第６のバイポーラトランジスタ（Ｔ３′′、Ｔ４′′、Ｔ５′′、Ｔ６′ ′；Ｔ３′、Ｔ４′、、Ｔ５′、Ｔ６′）を有する２つのエミッタ結合されたト ランジスタ対を含んでおり、第１のバイポーラトランジスタ（Ｔ１′′、Ｔ２′ ′）のベース端子および第２のバイポーラトランジスタ（Ｔ１′、Ｔ２′）のベ ース端子がそれぞれ前記の乗算器セル（ＭＺ２）および後記の別の乗算器セル（ ＭＺ１）の第２の入力端子対（Ｅ３′′、Ｅ４′′；Ｅ３′、Ｅ４′）を形成し ており、第１のバイポーラトランジスタ（Ｔ１′′、Ｔ２′′）のエミッタ端子 および第２のバイポーラトランジスタ（Ｔ１′、Ｔ２′）のエミッタ端子が電流 源を介して第１の電圧端子（ＡＫ１）と接続されており、第１のバイポーラトラ ンジスタ（Ｔ１′′、Ｔ１′）のコレクタ端子が第３のバイポーラトランジスタ （Ｔ３′′；Ｔ３′）のエミッタ端子および第４のバイポーラトランジスタ（Ｔ ４′′；Ｔ４′）のエミッタ端子と、また第２のバイポーラトランジスタ（Ｔ２ ′′、Ｔ２′）のコレクタ端子が第５のバイポーラトランジスタ（Ｔ５′′；Ｔ ５′）のエミッタ端子および第６のバイポーラトランジスタ（Ｔ６′′；Ｔ６′ ）のエミッタ端子と接続されており、第３のバイポーラトランジスタ（Ｔ３′′ ；Ｔ３′）のゲート端子が第６のバイポーラトランジスタ（Ｔ６′′；Ｔ６′） のゲート端子と共通に、また第４のバイポーラトランジスタ（Ｔ４′′；Ｔ４′ ）のゲート端子が第５のバイポーラトランジスタ（Ｔ５′′；Ｔ５′）のゲート 端子と共通にそれぞれ前記の乗算器セル（ＭＺ２）または後記の別の乗算器セル （ＭＺ１）の第１の入力端子対（Ｅ１′′、Ｅ２′′；Ｅ１′、Ｅ２′）を形成 しており、また第３のバイポーラトランジスタ（Ｔ３′′；Ｔ３′）のコレクタ 端子が第５のバイポーラトランジスタ（Ｔ５′′；Ｔ５′）のコレクタ端子と共 通に、また第４のバイポーラトランジスタ（Ｔ４′′；Ｔ４′）のコレクタ端子 が第６のバイポーラトランジスタ（Ｔ６′′；Ｔ６′）のコレクタ端子と共通に それぞれ前記の乗算器セル（ＭＺ２）または後記の別の乗算器セル（ＭＺ１）の 第１および第２の出力端子を形成していることを特徴とする請求の範囲１記載の 乗算器回路。
3. ３．前記の乗算器セル（ＭＺ２）の第２の入力端子対（Ｅ３′′、Ｅ４′′）が 、前記の乗算器セル（ＭＺ２）の第１のバイポーラトランジスタ（Ｔ１′′）の ベース端子と接続されている第１の入力端子（Ｅ３′′）と、前記の乗算器セル （ＭＺ２）の第２のバイポーラトランジスタ（Ｔ２′′）のベース端子と接続さ れている第２の入力端子（Ｅ４′′）とから形成され、後記の別の乗算器セル（ ＭＺ１）の第１の入力端子対（Ｅ１′、Ｅ２′）が、後記の別の乗算器セル（Ｍ Ｚ１）の第３および第６のバイポーラトランジスタ（Ｔ３′、Ｔ６′）のベース 端子と接続されている別の第１の入力端子（Ｅ１′）と、後記の別の乗算器セル （ＭＺ１）の第４および第５のバイポーラトランジスタ（Ｔ４′、Ｔ５′）のベ ース端子と接続されている別の第２の入力端子（Ｅ２′）とから形成され、また 第１の入力端子（Ｅ３′′）が別の第２の入力端子（Ｅ２′）に、また第２の入 力端子（Ｅ４′′）が別の第１の入力端子（Ｅ１′）に接続されていることを特 徴とする請求の範囲１または２記載の乗算器回路。
4. ４．前記の乗算器セル（ＭＺ２）の第１の入力端子対（Ｅ１′′、Ｅ２′′）と 乗算器回路の第１の入力端子対（ＭＥ１、ＭＥ２）との間、ならびに後記の別の 乗算器セル（ＭＺ１）の第１の入力端子対（Ｅ１′、Ｅ２′）と乗算器回路の第 ２の入力端子対（ＭＥ３、ＭＥ４）との間に第１の形式のレベルシフト段（ＬＳ １′′、ＬＳ２′′；ＬＳ１′、ＬＳ２′）が配置されており、また前記の乗算 器セル（ＭＺ２）の第２の入力端子対（Ｅ３′′、Ｅ４′′）と乗算器回路の第 ２の入力端子対（ＭＥ３、ＭＥ４）との間、ならびに後記の別の乗算器セル（Ｍ Ｚ１）の第２の入力端子対（Ｅ３′、Ｅ４′）と乗算器回路の第１の入力端子対 （ＭＥ１、ＭＥ２）との間に第２の形式のレベルシフト段（ＬＳ３′′、ＬＳ４ ′′；ＬＳ３′、ＬＳ４′）が配置されていることを特徴とする請求の範囲１な いし３の１つに記載の乗算器回路。
5. ５．第２の形式の１つのレベルシフト段が第１の形式の３つのレベルシフト段を 含んでいることを特徴とする請求の範囲４記載の乗算器回路。
6. ６．第１の形式のレベルシフト段が１つのバイポーラトランジスタおよび１つの 抵抗要素を含んでおり、バイポーラトランジスタのベース端子が第１の形式のレ ベルシフト段の入力端を、またバイポーラトランジスタのエミッタ端子が第１の 形式のレベルシフト段の出力端を形成しており、バイポーラトランジスタのエミ ッタ端子が抵抗要素を介して第１の電圧端子（ＡＫ１）と、またバイポーラトラ ンジスタのコレクタ端子が第２の電圧端子（ＡＫ２）と接続されていることを特 徴とする請求の範囲４または５記載の乗算器回路。
7. ７．バイポーラトランジスタがｎｐｎトランジスタであり、また第１の電圧端子 （ＡＫ１）が電圧端子の負極と、また第２の電圧端子（ＡＫ２）が電圧源の基準 電位と接続されていることを特徴とする請求の範囲１ないし６の１つに記載の乗 算器回路。