DE3917714A1 - Multiplizierschaltung - Google Patents

Description

Die Erfindung betrifft eine Multiplizierschaltung nach dem Oberbegriff des Patentanspruches 1.

In der Signalverarbeitung werden oft analoge Multiplizierschal­ tungen benötigt, die zwei analoge Eingänge aufweisen, ein Pro­ dukt beider Eingangssignale bilden und dieses Produkt an einem analogen Ausgang weiterleiten. Multiplizierschaltungen, gleich ob in der analogen - oder digitalen Schaltungstechnik sind be­ kannte und häufig verwendete Bausteine. Als eine einfachste Realisierung für eine analoge Multiplizierschaltung kann hier beispielsweise ein emittergekoppeltes Transistorpaar angegeben werden (siehe hierzu Gray, Meyer, "Analysis and Design Of Ana­ log Integrated Circuits", Second Edition, John Wiley and sons, 1984, auf den Seiten 590 bis 593). In dieser Veröffentlichung bilden in der Fig. 10.6 die Basisanschlüsse bzw. der gemein­ same Emitteranschluß des Transistorpaares die zwei analogen Eingänge und die Kollektoranschlüsse die Ausgänge eines ana­ logen Multiplizierers.

Analoge Multiplizierschaltungen werden beispielsweise als Pha­ sendetektor oder in Frequenzverdopplerschaltungen eingesetzt. Als Phasendetektor soll die Multiplizierschaltung eine der Pha­ sendifferenz am Eingang proportionale Ausgangsspannung liefern und dies bis hin zu möglichst hoher Frequenz. Bei einer Phasen­ differenz an beiden Eingängen von 90° sollte die Ausgangsspan­ nung des Phasendetektors in der Mitte des Aussteuerbereichs liegen. Dies entspricht einem Phasenfehler von Null. Der Aus­ steuerbereich des Phasendetektors sollte 180° betragen. Ein Frequenzverdoppler enthält neben einer analogen Multiplizier­ schaltung auch einen 90° Phasenschieber, um bei gleichphasigen sinusförmigen Eingangssignalen im Großsignalbetrieb eine wirk­ same Frequenzverdopplung erreichen zu können. Er sollte dabei imstande sein bis zu höchsten Frequenzen echte Gegentaktsigna­ le zu liefern.

Zur Phasendetektion bzw. Frequenzverdopplung wird beim vorlie­ genden Stand der Technik häufig eine Gilbert-Zelle als Multi­ plizierschaltung eingesetzt. Der Aufbau und die Verwendung einer solchen Gilbert-Zelle ist aus der bereits genannten Ver­ öffentlichung von Gray, Meyer: "Analysis And Design of Analog Integrated Circuits" auf den Seiten 593 bis 605 entnehmbar. Bei digitalen Eingangssignalen liefert dabei die Gilbert-Zelle als Logikfunktion eine XOR-Verknüpfung. Die Tauglichkeit die­ ser Schaltung bei Frequenzen nahe der Grenzfrequenz der Bipo­ lartransistoren wird verschlechtert durch die unterschiedlichen Laufzeiten in der unteren und oberen Schaltungsebene der Gil­ bert-Zelle. Bei einer unterschiedlichen Anzahl von zusätzlich vorgeschalteten Levelshift-Stufen in der unteren und der obe­ ren Schaltungsebene der Gilbert-Zelle ergibt sich als Gesamt­ laufzeitunterschied zwischen den Eingangssignalen der oberen und unteren Schaltungsebene neben einer zusätzlichen Durchlauf­ zeit aufgrund der Differenzstufe in der unteren Schaltungsebe­ ne auch eine weitere Durchlaufzeit aufgrund der unterschied­ lichen Anzahl von Levelshift-Stufen. Diese Asymmetrie führt beim Einsatz als Phasendetektor zu einem Phasenfehler, der bei wachsender Frequenz rasch zunimmt und die Symmetrie der Aus­ gangskennlinie um die Mittenlage bei 90° stark verringert. Der gleiche Laufzeiteffekt führt bei einer Frequenzverdopplerschal­ tung zu einer Änderung der Amplitudenverhältnisse der Gegen­ taktausgänge.

Der Erfindung liegt die Aufgabe zugrunde, eine Multiplizier­ schaltung anzugeben, die beim Einsatz als Phasendetektor auch für hohe Frequenzen eine symmetrische Kennlinie bei 90° Pha­ sendifferenz der Eingangssignale aufweist und die beim Einsatz in einer Frequenzverdopplerschaltung zu keiner Änderung der Amplitudenverhältnisse an den Gegentaktausgängen bei hohen Frequenzen führt.

Diese Aufgaben werden durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß die Grenzfrequenz der erfindungsgemäßen Multipli­ zierschaltung nicht mehr durch den Phasenfehler sondern durch die Schaltzeit der Bipolartransistoren allein begrenzt wird, sie liegt somit höher als bei herkömmlichen Multiplizierschal­ tungen. Für alle Frequenzen unterhalb der Grenzfrequenz liegt das Ausgangssignal bei einer 90° Phasendifferenz exakt in der Mitte des Aussteuerbereichs.

Weitere Ausgestaltungen und Realisierungen der erfindungsge­ mäßen Multiplizierschaltung sind Gegenstand der Unteransprüche 2 bis 7.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung Fi­ gur 2 dargestellt. Im einzelnen zeigen die Zeichnungen:

Fig. 1 eine Multiplizierschaltung nach dem Stand der Technik (Gilbert-Zelle),

Fig. 2 eine erfindungsgemäße Multiplizierschaltung,

Fig. 3 ein Verwendungsbeispiel der erfindungsgemäßen Multi­ plizierschaltung in einer PLL-Schaltung,

Fig. 4 die Detektorkennlinie der PLL-Schaltung nach Fig. 3.

Fig. 1 zeigt eine analoge Multiplizierzelle nach dem Stand der Technik, die ebenfalls auch als Gilbert-Zelle bezeichnet wird. Ihr Aufbau und ihre Wirkungsweise ist aus der bereits genannten Veröffentlichung von Gray, Meyer: "Analysis and De­ sign Of Analog Integrated Circuits" Fig. 10.9, 10.10 sowie 10.16 auf den Seiten 593 bis 605 entnehmbar. In Abhängigkeit vom Größenverhältnis der Schwellspannung der Eingangstransisto­ ren zu den Eingangssignalen lassen sich drei Bereiche für die praktische Anwendung dieser Multiplizierzelle definieren. Im ersten Anwendungsbereich sind die Eingangsspannungsamplituden gering gegenüber der Temperaturspannung (kT/e = 26 mV) der Eingangstransistoren, im zweiten Anwendungsbereich ist die Am­ plitude einer der Eingangssignale größer im Vergleich zu der der Temperaturspannung der Eingangstransistoren und im dritten Anwendungsbereich liegen beide Eingangssignale in ihrer Ampli­ tude höher als die der Temperaturspannung der Eingangstransi­ storen. Der letztgenannte Anwendungsbereich ist besonders ge­ eignet für die Erfassung von Phasendifferenzen zwischen zwei amplitudenbegrenzten Eingangssignalen, wie sie häufig in PLL- Schaltungen benötigt wird.

Die Multiplizierzelle nach Fig. 1 läßt sich in eine untere und nachgeschaltete obere Schaltungsebene einteilen, wobei erste Eingangsklemmen E 1, E 2 der oberen Schaltungsebene und zweite Eingangsklemmen E 3 der unteren Schaltungsebene zugeord­ net sind. Die Multiplizierzelle ist zwischen einer ersten Span­ nungsklemme AK1, die mit einem negativen Pol der Versorgungs­ spannung verbunden ist, und einer zweiten Spannungsklemme AK2, die mit der Masse verbunden ist, geschaltet. Ein erstes und zweites Widerstandselement W 1, W 2 ist jeweils zwischen der ersten Spannungsklemme AK1 und der ersten bzw. zweiten Aus­ gangsklemme A 1, A 2 der Multiplizierzelle angeordnet. Die unte­ re Schaltungsebene enthält ein erstes emittergekoppeltes Tran­ sistorpaar mit einem ersten und zweiten Bipolartransistor T 1, T 2 und die obere Schaltungsebene zwei emittergekoppelte Tran­ sistorpaare, die einen dritten, vierten sowie fünften und sech­ sten Bipolartransistor T 3, T 4, T 5 und T 6 aufweisen. Ein Basis­ anschluß des ersten und ein Basisanschluß des zweiten Bipolar­ transistors T 1 bzw. T 2 bilden jeweils die zwei ersten Eingangs­ klemmen E 3, E 4 der Multiplizierzelle. Ein Emitteranschluß des ersten und ein Emitteranschluß des zweiten Bipolartransistors sind gemeinsam über eine Stromquelle IQ mit der ersten Span­ nungsklemme AK1 verbunden. Ein Kollektoranschluß des ersten Bipolartransistors T 1 ist mit dem Emitteranschluß des dritten und gleichzeitig mit dem Emitteranschluß des vierten Bipolar­ transistors T 3, T 4 angeschlossen, während ein Kollektoranschluß des zweiten Bipolartransistors T 2 mit einem Emitteranschluß des fünften und gemeinsam mit einem Emitteranschluß des sechsten Bipolartransistors T 5, T 6 verbunden ist. Ein Basisanschluß des dritten und ein Basisanschluß des sechsten Bipolartransistors T 3, T 6 bilden gemeinsam die erste E1 der zwei zweiten Eingangs­ klemmen E 1, E 2 und ein Basisanschluß des vierten gemeinsam mit einem Basisanschluß des fünften Bipolartransistors T 4, T 5 bil­ den die zweite E2 der zwei zweiten Eingangsklemmen E 1, E 2. Der Kollektoranschluß des dritten und der Kollektoranschluß des fünften Bipolartransistors T 3, T 5 stellen gemeinsam die erste A1 der zwei Ausgangsklemmen A 1, A 2 dar und sind über das erste Widerstandselement W 1 mit der zweiten Spannungsklemme AK2 ver­ bunden, während der Kollektoranschluß des vierten und der Kol­ lektoranschluß des sechsten Bipolartransistors T 4, T 6 die zwei­ te A2 der zwei Ausgangsklemmen A 1, A 2 bildet und über das zwei­ te Widerstandselement W 2 ebenfalls mit der zweiten Spannungs­ klemme AK2 zu verbinden ist.

In Fig. 1 sind zusätzlich "+"- und "-"-Vorzeichen an den Ein- und Ausgängen der Multiplizierzelle eingetragen, die als Span­ nungsvorzeichen zu interpretieren sind. Falls danach an E1 ge­ genüber E2 und an E3 gegenüber E4 jeweils eine positive Ein­ gangsspannung anliegt, so wird das hieraus resultierende Aus­ gangssignal am Ausgang A 1 gegenüber A2 im negativen Bereich liegen.

Die Gilbert-Zelle ist eine Modifikation eines emittergekoppel­ ten Transistorpaares. Sie erlaubt eine Vierquadrantenmultipli­ kation, so daß beide Eingangssignale sowohl im positiven als auch im negativen Wertebereich liegen können. Alle eingesetz­ ten Bipolartransistoren sind nach Fig. 1 npn-Bipolartransi­ storen. Aus den Gleichstromanalysen der Gilbert-Zelle auf Sei­ te 493 bis 495 der Veröffentlichung von Gray, Meyer "Analysis And Design Of Analog Integrated Circuits" ergibt sich, daß die Spannung an den Ausgangsklemmen der Gilbert-Zelle ein Produkt der hyperbolischen Tangensfunktionen der Eingangssignale ist. Für kleine Eingangssignale kann hierbei in erster Näherung die hyperbolische Tangensfunktion durch ihr Argument ersetzt wer­ den.

Wie bereits in der Einleitung angegeben verschlechtert sich die Verwendbarkeit dieser Schaltung bei Frequenzen nahe der Grenz­ frequenz der Bipolartransistoren durch die unterschiedlichen Laufzeiten in der unteren und oberen Schaltungsebene. Diese Asymmetrie führt beim Einsatz als Phasendetektor zu einem Pha­ senfehler, der bei wachsenden Frequenz rasch zunimmt und die Symmetrie der Ausgangskennlinie um die Mittenlage bei 90° stark verringert. Ebenso führt dieser gleiche Laufzeiteffekt bei dem Einsatz in einer Frequenzverdopplerschaltung zu einer Änderung der Amplitudenverhältnisse der Gegentaktausgänge.

Der Nachteil unterschiedlicher Signallaufzeiten in den emit­ tergekoppelten Transistorstufen für die beiden gleich zu be­ handelnden Eingangssignale läßt sich durch eine erfindungsge­ mäße Multiplizierschaltung nach Fig. 2 beheben. Dieser Nach­ teil wird dabei durch eine Symmetrierung der Übertragungswege überwunden.

In der erfindungsgemäßen Multiplizierschaltung nach Fig. 2 durchläuft daher jedes Signal S 1 und S 2 sowohl den langsameren als auch den schnelleren Übertragungsweg und das Ausgangssi­ gnal an den Ausgangsklemmen A 1′ und A 2′ entsteht als Summe dieser beiden Komponenten. Wie eingangs bereits angegeben ist die Grenzfrequenz dieser neuen Anordnung nicht mehr durch den Phasenfehler, sondern durch die Schaltzeit der Bipolartransi­ storen allein begrenzt und somit höher als bei der Multipli­ zierschaltung nach dem Stand der Technik aus Fig. 1. Für alle Frequenzen unterhalb dieser Grenzfrequenz liegt das Ausgangs­ signal bei einer 90° Phasendifferenz der Ausgangssignale exakt in der Mitte des Aussteuerbereichs.

Die erfindungsgemäße Multiplizierschaltung enthält zwei Multi­ plizierzellen, die im einzelnen jeweils als Gilbert-Zelle wie in Fig. 1 aufzubauen sind. Die Ausgänge beider Multiplizier­ zellen sind parallel geschaltet und die Eingänge derselbigen über Levelshifter-Stufen LS1′ ... LS4′ bzw. LS1′′... LS4′′ mit den Eingängen der Multiplizierschaltung verbunden. Jeweils ein ohmscher Widerstand W1′ und W2′ verbindet die Ausgänge A1′ bzw. A2′ mit der zweiten Spannungsklemme AK2. Jede Multipli­ zierzelle enthält eine Stromquelle, sowie eine untere und nachgeschaltete obere Schaltungsebene. Der unteren Schaltungs­ ebene, mit jeweils einem emittergekoppelten Transistorpaar (T 1′, T 2′/ T 1′′, T 2′′) sind die Eingänge E 3′, E 4′ bzw. E 3′′, E 4′′ zugeordnet, während in der oberen Schaltungsebene jeweils zwei emittergekoppelte Transistorpaare (T 3′, T 4′/T 5′, T 6′ bzw. T 3′′, T 4′′/T 5′′, T 6′′) über die Eingänge E 1′, E 2′ bzw. E 1′′, E 2′′ angesteuert werden. Der Ausgang A 1′ der Multiplizierschal­ tung wird nach Fig. 2 durch die Kollektorausgänge T 5′ und T 3′ der Multiplizierzelle MZ1 gemeinsam mit den Kollektorausgängen T 5′′ und T 3′′ der Multiplizierzelle MZ2 gebildet. Der Ausgang A 2′ ist hingegen durch eine gemeinsame Verbindung zwischen den Kollektorausgängen von T4′, T 6′ aus MZ1 und den Kollektoraus­ gängen von T4′′ und T6′′ aus MZ2 aufzubauen. Wie bereits ange­ geben ist der Ausgang A1′ über das Widerstandselement W1′ und der Ausgang A 2′ über das Widerstandselement W 2′ jeweils mit der zweiten Spannungsklemme AK2 zu verbinden.

Die Levelshifter an den Eingängen der beiden Multiplizierzel­ len MZ1, MZ2 lassen sich in zwei Gruppen unterteilen: In eine erste Gruppe, die einstufig aufgebaut ist und zu der LS1′, LS2′, LS1′′ und LS2′′ gehören und eine zweite Gruppe von drei­ stufigen Levelshiftern, zu denen LS3′, LS4′, LS3′′ sowie LS4′′ gezählt werden. Eine einzelne Stufe wird jeweils aus einem bi­ polaren npn-Transistor mit einem Widerstandselement oder einer Stromquelle aufgebaut. Als Eingang eines solchen Levelshifters dient dabei der Basisanschluß, während der Kollektoranschluß mit der zweiten Spannungsklemme AK2 und der Emitteranschluß über das Widerstandselement bzw. der Stromquelle mit der ersten Spannungsklemme AK1 verbunden ist. Gleichzeitig bildet der Emit­ teranschluß auch den Ausgang eines einstufigen Levelshifters. Ist der Levelshifter mehrstufig ausgeführt, so sind die einzel­ nen Stufen hintereinander geschaltet und der Ausgang der vor­ herliegenden Levelshifterstufe wird auf den Eingang der nach­ folgenden Levelshifterstufte geschaltet. Aus Fig. 2 ist wei­ ter entnehmbar, daß der dreifstufige Levelshifter LS3′ auf den Eingang E 3′, der dreistufige Levelshifter LS4′ auf den Eingang E 4′, der dreistufige Levelshifter LS3′′ auf den Eingang E 3′′ und der ebenfalls dreistufige Levelshifter LS4′′ auf den Ein­ gang E 4′′ geschaltet ist. Die einstufigen Levelshifter LS1′ und LS2′ mit dem Eingang E 1′ bzw. E 2′ und LS1′′, LS2′′ sind jeweils mit dem Eingang E1′′ bzw. E2′′ zu verbinden. Schließ­ lich sind die Eingänge der Multiplizierschaltung ME1 ... ME4 über die zugehörigen Levelshifter mit den Eingängen der beiden Multiplizierzellen wie folgt anzuschließen. Der Anschluß ME1 ist einerseits über den Levelshifter LS3′ mit E3′ und über den Levelshifter LS1′′ mit E1′′ und der Anschluß ME2 über den Le­ velshifter LS4′ mit E4′ und über den Levelshifter LS2′′ mit E2′′ verbunden. Der Anschluß ME3 ist über den Levelshifter LS1′ an den Eingang E 1′ und über den Levelshifter LS4′′ an den Eingang E 4′′ zu schalten, während der Anschluß ME4 über den Levelshifter LS2′ mit dem Eingang E 2′ und über den Levelshif­ ter LS3′′ mit dem Eingang E 3′′ der Multiplizierzelle anzu­ schließen ist.

Wie in Fig. 1 sind zusätzlich in der Darstellung von Fig. 2 "+"- und "-"-Vorzeichen an allen Ein- und Ausgängen der Multi­ plizierzellen MZ1 und MZ2 eingetragen um vorzeichenrichtige Spannungswerte zu erfassen. Dabei ist zu beachten, daß das Ein­ gangssignal S 2 in MZ1 und mit vertauschter Polarität in MZ2 eingespeist wird, während das Eingangssignal S 1 in gleicher Polarität MZ1 und MZ2 zugeführt wird.

Wie in der Fig. 1 ist die zweite Spannungsklemme AK2 auf das Bezugspotential und die erste Spannungsklemme AK1 auf einen negativen Pol der Versorgungsspannung (beispielsweise - 5 Volt) zu legen. Alle eingesetzten bipolaren Transistoren sind eben­ falls wie in Fig. 1 als npn-Bipolartransistoren ausgeführt.

Fig. 3 zeigt eine Schaltung zur Taktrückgewinnung mit Hilfe eines Phasenregelkreises PLL in der die erfindungsgemäße Mul­ tiplizierschaltung vorteilhafterweise eingebaut werden kann. Ein Phasenregelkreis auch phase-locked-loop genannt stellt einen in der Nachrichtentechnik besonders wichtigen Anwendungs­ fall der Regelungstechnik dar. Die PLL-Schaltung sorgt dafür, daß ein Ausgangssignal UA so eingestellt wird, daß es mit einem Eingangssignal UE frequenzmäßig übereinstimmt, und zwar so ge­ nau, daß eine Phasenverschiebung zwischen beiden Signalen kon­ stant bleibt. In der Schaltung zur Taktrückgewinnung nach Fi­ gur 3 kommt der PLL-Schaltung hierbei die Aufgabe zu, ein sta­ biles Taktsignal UA aus dem Datenstrom zurückzugewinnen, um das Entscheider-Flip-Flop FF zu takten. Bei NRZ-Signalen (non re­ turn to zero) ist hierbei eine Vorverarbeitungsstufe VV hinzu­ zufügen, die aus dem Eingangsspektrum eine Linie bei der Takt­ frequenz erzeugt. Die Phasenlage des Taktsignals relativ zum Eingangsdatenstrom UE′ wird durch einen justierbaren Phasen­ schieber PS′ eingestellt. Der Eingangsstrom UE′ wird daher so­ wohl auf dem Eingang des Entscheider-Flip-Flops FF als auch direkt über die Vorverarbeitungsstufe VV als Eingangssignal UE auf die PLL-Schaltung geschaltet und der Takteingang des Ent­ scheider-Flip-Flops FF ist über den justierbaren Phasenschie­ ber PS′ an das Ausgangssignal UA der PLL-Schaltung angeschlos­ sen. Der regenerierte Datenstrom UA′ kann dann als Ausgangs­ signal dem Entscheider-Flip-Flop FF entnommen werden. Das Ent­ scheider-Flip-Flop FF arbeitet als eine Sample- und Hold-Schal­ tung und speichert eine ganze Taktperiode den Signalwert der zum Abtastzeitpunkt anlag. Die PLL-Schaltung PLL selbst ent­ hält einen symmetrischen Phasendetektor SPD, einen Schleifen­ filter SF, einen spannungsgesteuerten Frequenzoszillator VCO, einen Phasenschieber PS sowie einen symmetrischen Frequenzver­ doppler SFV. Der symmetrische Phasendetektor SPD bildet aus dem Eingangssignal UE und dem Ausgangssignal des symmetrischen Frequenzverdopplers SFV ein Regelabweichungssignal, welches über einen Schleifenfilter SF auf den spannungsgesteuerten Fre­ quenzoszillator VCO aufgeschaltet ist. Das Schleifenfilter SF hat eine Tiefpaßfunktion, dämpft den höherfrequenten Signalan­ teil des Regelabweichungssignals und bildet ein Gleichspannungs­ signal zur Regelung des spannungsgesteuerten Frequenzoszilla­ tors VCO. Zu diesem Zweck wird der Ausgang des symmetrischen Frequenzverdopplers SFV auf den ersten Eingang des symmetri­ schen Phasendetektors SPD und das Eingangssignal UE auf den zweiten Eingang desselben geschaltet und der Ausgang des sym­ metrischen Phasendetektors ist über das Schleifenfilter SF mit dem spannungsgesteuerten Frequenzoszillator VCO verbunden. Der Ausgang des spannungsgesteuerten Frequenzoszillators VCO schließlich ist einerseits direkt und andererseits über einen Phasenschieber PS an die symmetrische Frequenzverdopplerschal­ tung SFV angeschlossen. Der Phasenschieber PS ist hier zur Fre­ quenzverdoppelung notwendig, da die symmetrische Frequenzver­ dopplerschaltung SFV im Großsignalbetrieb zwei zueinander um 90° verschobene Eingangssignale benötigt.

In einer integrierten PLL-Schaltung ist üblicherweise der spannungsgesteuerte Oszillator das Element, das die Arbeits­ frequenz der ganzen Schleife begrenzt. Wird der spannungsge­ steuerte Oszillator zusammen mit einem durch die erfindungsge­ mäße Multiplizierschaltung realisierten symmetrischen Frequenz­ verdoppler in die PLL-Schaltung eingesetzt, so kann diese Ge­ schwindigkeitsbegrenzung überwunden werden. Der erzielbare Ge­ schwindigkeitsgewinn kann dann für die Gesamtschleife ausge­ nutzt werden, wenn der symmetrische Phasendetektor im Gegen­ satz zur Standardschaltung ebenfalls mit Hilfe der erfindungs­ gemäßen Multiplizierschaltung aufgebaut wird und dadurch diese Geschwindigkeitsanforderung genügt.

Weiterhin kann der nutzbare Frequenzbereich einer mit der er­ findungsgemäßen symmetrischen Multiplizierschaltung aufgebau­ ten Frequenzverdopplerschaltung, wie sie auch in der für NRZ- Signale notwendigen Vorverarbeitungsstufe VV einer PLL-Schal­ tung verwendet wird, gegenüber Standardschaltungen erhöht werden.

Wird der symmetrische Phasendetektor mit Hilfe der erfindungs­ gemäßen Multiplizierzelle aufgebaut, so muß im Phasendetektor PS′ nun nicht mehr der frequenzabhängige Phasenfehler eines einfachen Multiplizierdetektors nach dem Stand der Technik kom­ pensiert werden. Lediglich die Laufzeit der Vorverarbeitungs­ stufe VV ist durch den Phasenschieber PS′ zu kompensieren.

Fig. 4 zeigt die Detektorkennlinie, nach der die beiden Ein­ gangssignale für den sychronen Phasendetektor (in diesem Fal­ le UA und UE) auf einen festen Phasenabstand von 90° geregelt werden. Eine PLL-Schaltung wirkt hierbei wie ein rückgekoppel­ ter Regelkreis und bewirkt so, daß das Regelabweichungssignal Δ U immer minimiert wird. Würden in der PLL-Schaltung Fig. 3 statt der erfindungsgemäßen Multiplizierschaltung Standardbau­ steine in den synchronen Phasendetektor SPD und den synchronen Frequenzverdoppler SFV eingesetzt, so würde sich die sinusför­ mige Detektorkennlinie für wachsende Frequenzen nach rechts verschieben und somit einen Phasenfehler in der Phasenbezie­ hung der beiden Signale UA, UE erzeugen (durch Pfeilrichtung für hohe Frequenzen in Fig. 4 angedeutet). Dieser müßte wie bereits angegeben durch einen justierbaren Phasenschieber PS′ kompensiert werden.

Claims (7)

1. Multiplizierschaltung mit einem ersten und einem zweiten Eingangsklemmenpaar (ME1, ME2; ME3, ME4) und einer ersten und zweiten Ausgangsklemme (A1′, A2′), die mindestens eine Multi­ plizierzelle (MZ2) mit einer unteren und nachgeschalteten obe­ ren Schaltungsebene enthält, wobei ein erstes Eingangsklemmen­ paar (E1′′, E2′′) der Multiplizierzelle (MZ2), die der oberen Schaltungsebene zugeordnet ist, mit dem ersten Eingangsklemmen­ paar (ME1, ME2) der Multiplizierschaltung und ein zweites Ein­ gangsklemmenpaar (E 3′′, E 4′′), der Multiplizierzelle (MZ2), die der unteren Schaltungsebene zugeordnet ist, mit dem zwei­ ten Eingangsklemmenpaar (ME3, ME4) der Multiplizierschaltung verbunden ist und erste und zweite Ausgangsklemmen der Multi­ plizierzelle (MZ2) die erste und zweite Ausgangsklemme (A1′, A2′) der Multiplizierschaltung bilden, wobei die Multiplizier­ zelle mit einer ersten Spannungsklemme (AK1), eine erste Aus­ gangsklemme (A 1′) der Multiplizierschaltung über ein erstes Widerstandselement (W 1′) an eine zweite Spannungsklemme (AK2) und eine zweiten Ausgangsklemme (A 2′) der Multiplizierschal­ tung über ein zweites Widerstandselement (W 2′) ebenfalls mit der zweiten Spannungsklemme (AK2) zu verbinden ist, da­ durch gekennzeichnet, daß die Multiplizier­ schaltung eine weitere Multiplizierzelle (MZ1) mit einer unte­ ren und nachgeschalteten oberen Schaltungsebene enthält, daß ein erstes Eingangsklemmenpaar (E 1′, E 2′) der weiteren Multi­ plizierzelle (MZ1), die deren oberen Schaltungsebene zugeord­ net ist, mit dem zweiten Eingangsklemmenpaar (E 3′′, E 4′′) der Multiplizierzelle (MZ2) und ein zweites Eingangsklemmenpaar (E 3′, E 4′) der weiteren Multiplizierzelle (MZ1), die deren unteren Schaltungsebene zugeordnet ist, mit dem ersten Ein­ gangsklemmenpaar (E 1′′, E 2′′) der Multiplizierzelle (MZ1) ver­ bunden ist, daß die weitere Multiplizierzelle (MZ1) ebenfalls an die erste Spannungsklemme (AK1) angeschlossen ist und eine erste Ausgangsklemme der Multiplizierzelle (MZ2) und eine erste Ausgangsklemme der weiteren Multiplizierzelle (MZ1) gemeinsam eine erste Ausgangsklemme (A 1′) der Multiplizier­ schaltung und eine zweite Ausgangsklemme der Multiplizierzelle (MZ2) und eine zweite Ausgangsklemme der weiteren Multipli­ zierzelle (MZ2) gemeinsam eine zweite Ausgangsklemme (A 2′) der Multiplizierschaltung bilden.

2. Multiplizierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Multiplizierzelle (MZ2) und die weitere Multiplizierzelle (MZ1) gleich aufgebaut sind und in der unteren Schaltungsebene ein emittergekoppeltes Tran­ sistorpaar mit einem ersten und zweiten Bipolartransistor (T 1′′, T 2′′; T1′, T2′) und in der oberen Schaltungsebene zwei emitter­ gekoppelte Transistorpaare mit einem dritten, vierten und fünf­ ten, sechsten Bipolartransistor (T 3′′, T 4′′, T 5′′, T 6′′; T 3′, T 4′, T 5′, T 6′) enthalten ist, daß ein Basisanschluß des ersten und ein Basisanschluß des zweiten Bipolartransistors (T 1′′, T 2′′; T 1′, T 2′) das zweite Eingangsklemmenpaar (E 3′′, E 4′′; E 3′, E 4′) jeweils der Mutiplizierzelle (MZ2) oder der weiteren Multiplizierzelle (MZ1) bilden, daß ein Emitteranschluß des ersten und ein Emitteranschluß des zweiten Bipolartransistors (T 1′′, T 2′′; T 1′, T 2′) über eine Stromquelle mit der ersten Spannungsklemme (AK1) verbunden ist, daß ein Kollektoranschluß des ersten Bipolartransistors (T 1′′; T 1′) mit dem Emitteran­ schluß des dritten (T3′′; T3′) und mit dem Emitteranschluß des vierten (T4′′; T4′) Bipolartransistors und ein Kollektoran­ schluß des zweiten Bipolartransistors 8 (T2′′; T2′) mit einem Emitteranschluß des fünften (T5′′; T5′) und einem Emitteran­ schluß des sechsten (T6′′; T6′) Bipolartransistors verbunden ist, daß ein Gateanschluß des dritten (T3′′; T3′) gemeinsam mit einem Gateanschluß des sechsten (T6′′; T6′) Bipolartran­ sistors und ein Gateanschluß des vierten (T4′′, T4′) und ge­ meinsam mit einem Gateanschluß des fünften (T5′′; T5′) Bipo­ lartransistors das erste Eingangsklemmenpaar (E 1′′, E 2′′; E1′, E2,) jeweils der Multiplizierzelle (MZ2) oder der weiteren Multiplizierzelle (MZ1) bilden und daß ein Kollektoranschluß des dritten (T3′′; T3′) gemeinsam mit einem Kollektoranschluß des fünften (T5′′; T5′) Bipolartransistors und ein Kollektor­ anschluß des vierten (T4′′; T4′) gemeinsam mit einem Kollek­ toranschluß des sechsten (T6′′; T6′) Bipolartransistors je­ weils die erste und zweite Ausgangsklemme der Multiplizierzel­ le (MZ2) oder der weiteren Multiplizierzelle (MZ1) bilden.

3. Multiplizierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das zweite Eingangsklemmen­ paar (E 3′′, E 4′′) der Multiplizierzelle (MZ2) gebildet wird aus einer ersten Eingangsklemme (E 3′′), die mit dem Basisan­ schluß des ersten Bipolartransistors (T 1′′) der Multiplizier­ zelle (MZ2) verbunden ist und aus einer zweiten Eingangsklemme (E 4′′), die mit dem Basisanschluß des zweiten Bipolartransi­ stors (T 2′′) der Multiplizierzelle (MZ2) verbunden ist, daß das erste Eingangsklemmenpaar (E 1′, E 2′) der weiteren Multi­ plizierzelle (MZ1) gebildet wird aus einer weiteren ersten Eingangsklemme (E 1′), die mit dem Basisanschluß des dritten und sechsten Bipolartransistors (T 3′, T 6′) der weiteren Multi­ plizierzelle (MZ1) verbunden ist und aus einer weiteren zwei­ ten Eingangsklemme (E 2′), die mit dem Basisanschluß des vier­ ten und fünften Bipolartransistors (T 4′, T 5′) der weiteren Multiplizierzelle (MZ1) verbunden ist, und daß die erste Ein­ gangsklemme (E 3′′) an die weitere zweite Eingangsklemme (E 2′) und die zweite Eingangsklemme (E 4′′) an die weitere erste Ein­ gangsklemme (E1′) angeschlossen ist.

4. Multiplizierschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwischen dem ersten Eingangsklemmenpaar (E 1′′, E 2′′) der Multiplizier­ zelle (MZ2′) und dem ersten Eingangsklemmenpaar (ME1, ME2) der Multiplizierschaltung, sowie zwischen dem ersten Eingangsklem­ menpaar (E 1′, E 2′) der weiteren Multiplizierzelle (MZ1) und dem zweiten Eingangsklemmenpaar (ME3, ME4) der Multiplizier­ schaltung Levelshift-Stufen ersten Typs (LS1′′, LS2′′; LS1′, LS2′) angeordnet sind und daß zwischen dem zweiten Eingangs­ klemmenpaar (E 3′′, E 4′′) der Multiplizierzelle (MZ2) und dem zweiten Eingangsklemmenpaar (ME3, ME4) der Multiplizierschal­ tung, sowie zwischen dem zweiten Eingangsklemmenpaar (E 3′, E 4′) der weiteren Multiplizierzelle (MZ1) und dem ersten Ein­ gangsklemmenpaar (ME1, ME2) der Multiplizierschaltung Le­ velshift-Stufen zweiten Typs (LS3′′; LS4′′; LS3′, LS4′) ange­ ordnet sind.

5. Multiplizierschaltung nach Anspruch 4, dadurch gekennzeichnet, daß eine Levelshift-Stufe zweiten Typs drei hintereinandergeschaltete Levelshift-Stufen ersten Typs enthält.

6. Multiplizierschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Levelshift-Stufen ersten Typs einen Bipolartransistor und ein Widerstandselement enthal­ ten, daß ein Basisanschluß des Bipolartransistors den Eingang der Levelshift-Stufe ersten Typs und einen Emitteranschluß des Bipolartransistors den Ausgang der Levelshift-Stufe des ersten Typs bildet, daß der Emitteranschluß des Bipolartransistors über das Widerstandselement mit der ersten Spannungsklemme (AK1) und ein Kollektoranschluß des Bipolartransistors mit der zweiten Spannungsklemme (AK2) verbunden ist.

7. Multiplizierschaltung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß die Bipolartransistoren npn-Transistoren sind und die erste Span­ nungsklemme (AK1) mit einem negativen Pol einer Spannungsklem­ me und die zweite Spannungsklemme (AK2) mit einem Bezugspoten­ tial der Spannungsquelle verbunden ist.