KR100351057B1 - 주파수의 체배성능을 향상시키기 위한 검출제어부를구비하는 주파수 체배회로 - Google Patents

주파수의 체배성능을 향상시키기 위한 검출제어부를구비하는 주파수 체배회로 Download PDF

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Abstract

IC에 구현되며 고주파영역에서 주파수의 체배성능이 향상된 주파수 체배회로가 개시된다. 상기 주파수 체배회로는 위상전이부, 제 1버퍼부, 제 2버퍼부, 검출제어부, 제 3버퍼부, 제 4버퍼부, 체배부 및 출력버퍼부를 구비한다. 상기 위상전이부는 소정의 주파수를 가지는 입력신호에 응답하여 상기 입력신호의 위상과 동일한 위상을 갖는 제 1신호와 상기 입력신호의 위상과 다른 위상을 갖는 제 2신호를 출력한다. 상기 제 1버퍼부는 상기 제 1신호를 필터링하여 버퍼링하며, 상기 제 2버퍼부는 상기 제 2신호를 필터링하여 버퍼링한다. 상기 검출제어부는 상기 제 1신호, 상기 제 2신호, 상기 제 1버퍼부의 출력신호 및 상기 제 2버퍼부의 출력신호에 응답하여 상기 제 1신호 및 제 2신호사이의 위상차이를 검출하여 제 1 및 제 2제어신호를 출력한다. 상기 제 3버퍼부는 상기 제 1제어신호에 응답하여 상기 제 1버퍼부의 출력신호를 버퍼링하며, 상기 제 4버퍼부는 상기 제 2제어신호에 응답하여 상기 제 2버퍼부의 출력신호를 버퍼링한다. 체배부는 상기 제 3 및 제 4버퍼부의 출력신호들을 체배한다. 상기 출력버퍼부는 상기 체배부의 출력신호를 버퍼링하여 믹서의 LO신호로 출력한다. 상기 제 2신호는 상기 제 1신호와 90도의 위상차를 갖으며, 또한 상기 제 4버퍼부의 출력신호는 상기 제 3버퍼부의 출력신호와 90도의 위상차를 갖는다.

Description

주파수의 체배성능을 향상시키기 위한 검출제어부를 구비하는 주파수 체배회로{Frequency doubler circuit comprising detect-control unit for improving frequency doubling}
본 발명은 집적회로 (integrated circuit)에 관한 것으로, 특히 직접회로 (IC)에 구현되고 고주파에서 사용하는 주파수 체배회로(frequence doubler circuit)에 관한 것이다.
일반적인 시스템에서 낮은 주파수에서 입력신호를 배수화(doubling)하는 방식에는 차동입력 증폭기를 이용하여 캐패시터의 충방전 스위칭을 이용하는 방식, 트랜지스터의 서로 다른 에미터 면적비 (W/L)를 갖는 두 개의 동일한 구조의 트랜지스터의 에미터-결합 쌍(emitter coupled pair)을 이용하는 방식, 로직게이트로 기존 신호의 지연(delay)과 플립플롭을 이용하여 방식이 있다.
그러나 고주파 시스템에서는 집적회로(IC)의 구조적인 문제로 인하여, 입력 주파수를 배수화하는 방법의 구현에 어려운 문제점이 있다.
종래기술에서 소정의 주파수를 갖는 입력신호를 고주파 영역에서 배수화하는 방법으로는 입력신호(IN)와 입력신호(IN)의 90도 위상 전이(quarter shift)된 신호의 곱을 이용하거나, 입력신호(IN)와 입력신호(IN)의 2차 고조파에 직교(quarter)파장을 갖는 마이크로 스트립선(micro strip line)을 이용한다.
그러나, 마이크로 스트립선(micro strip line)을 이용하는 방법은 IC의 구조적인 문제로 인하여 IC에서 구현하는데 문제가 있다.
도 1은 종래의 주파수 체배회로를 나타낸다. 도 1을 참조하면, 종래의 주파수 체배회로는 다수의 증폭기(11, 13, 19)와 위상전이기(17) 및 체배부 (multiplier; 15)를 구비한다.
상기 다수의 증폭기(11, 13)는 위상 동기 루프(phase locked loop; PLL)의 전압제어 발진기(voltage controlled oscillator; 이하 'VCO'라 한다)의 출력인 소정의 주파수(fo)를 갖는 입력신호(IN)를 증폭하며, 체배부 (multiplier; 15)는 상기 증폭기 (13)의 출력신호 (I)와 상기 위상전이기 (17)에 의하여 π/2 위상 전이된 신호(Q)를 체배한다.
상기 체배부(15)는 상기 입력신호들 (I, Q)에 응답하여 입력주파수(fo)를 체배(doubling)하며, 체배된 주파수(2fo)를 갖는 신호를 상기 증폭기(19)로 출력한다. 상기 증폭기(19)는 체배된 주파수(2fo)를 갖는 신호를 증폭한 후 믹서의 로컬 오실레이터(local oscillator; 이하 'LO'라 한다)로 입력한다.
그러나, 체배부 (15)로 입력되는 두 신호들(I, Q)는 공정조건 또는 온도변화 등으로 인하여 I와 Q의 이득의 부정합(gain mismatching), 위상의 부정합의 문제가 발생할 수 있으므로 입력 주파수(fo)의 두 배의 주파수(2fo)를 얻기 위하여 원하는 조건의 신호를 생성하기 어려운 문제점이 있다.
또한 상기 입력신호의 주파수(fo)의 고조파(harmonics)와 능동소자들의 비선형성에 의한 상호 변조 주파수 성분들이 체배부 (15)에서 생성되는 체배된 주파수를 갖는 신호(2fo)의 고조파들과 함께 믹서(mixer)의 LO( 미 도시)로 펌핑 (pumping)시 상당한 주파수 복잡성(complixity)를 제공하게 되어 시스템의 감도 (sensitivity)특성에 영향을 주는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, IC에서 구현이 용이하고 고주파영역에서 주파수의 체배성능이 향상된 주파수 체배회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 공정조건 또는 온도변화 등의 경우에도 주파수의 체배성능을 향상시키기 위한 검출제어부를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 주파수 체배회로를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 주파수 체배회로의 개략적인 블락도를 나타낸다.
도 3은 도 2의 위상검출기의 출력파형을 나타낸다.
도 4는 도 2의 전압-전류 변환기의 구체적인 회로를 나타낸다.
도 5는 도 2의 드라이빙버퍼의 구체적인 회로를 나타낸다.
상기 기술적 과제를 달성하기 위하여, 위상전이부, 제 1버퍼부, 제 2버퍼부, 검출제어부, 제 3버퍼부, 제 4버퍼부, 체배부 및 출력버퍼부를 구비하는 것을 특징으로 하는 본 발명에 따른 주파수 체배회로가 제공된다.
상기 위상전이부는 소정의 주파수를 가지는 입력신호에 응답하여 상기 입력신호의 위상과 동일한 위상을 갖는 제 1신호와 상기 입력신호의 위상과 다른 위상을 갖는 제 2신호를 출력한다.
상기 제 1버퍼부는 상기 제 1신호를 필터링하여 버퍼링하며, 상기 제 2버퍼부는 상기 제 2신호를 필터링하여 버퍼링한다. 상기 검출제어부는 상기 제 1신호, 상기 제 2신호, 상기 제 1버퍼부의 출력신호 및 상기 제 2버퍼부의 출력신호에 응답하여 상기 제 1신호 및 제 2신호사이의 위상차이를 검출하여 제 1 및 제 2제어신호를 출력한다.
상기 제 3버퍼부는 상기 제 1제어신호에 응답하여 상기 제 1버퍼부의 출력신호를 버퍼링하며, 상기 제 4버퍼부는 상기 제 2제어신호에 응답하여 상기 제 2버퍼부의 출력신호를 버퍼링한다.
체배부는 상기 제 3 및 제 4버퍼부의 출력신호들을 체배한다. 상기 출력버퍼부는 상기 체배부의 출력신호를 버퍼링하여 믹서의 입력신호로 출력한다.
바람직하게는 상기 제 2신호는 상기 제 1신호와 90도의 위상차를 갖으며, 또한 상기 제 4버퍼부의 출력신호는 상기 제 3버퍼부의 출력신호와 90도의 위상차를 갖는다.
바람직하게는 상기 제 1의 버퍼부의 및 상기 제 2버퍼부는 고역통과필터(HPF)를 구비하며, 상기 출력버퍼부 대역통과필터(BPF)를 구비한다.
상기 다른 기술적 과제를 달성하기 위하여, 위상검출기, 변환기 및 드라이빙 버퍼를 구비하는 본 발명에 따른 검출제어부가 제공된다. 상기 위상 검출기는 상기 제 1신호 및 상기 제 2신호에 응답하여 상기 제 1신호 및 상기 제 2신호사이의 위상차에 비례하는 전압을 출력하며, 상기 변환기는 상기 위상검출기의 출력전압에 응답하여 상기 출력전압에 비례하는 전류를 발생시킨다.
상기 드라이빙 버퍼는 상기 변환기 및 상기 제 1버퍼부 및 상기 제 2버퍼부의 출력신호에 응답하여 상기 변환기의 출력신호를 버퍼링하여 상기 제 3버퍼부를 제어하는 상기 제 1제어신호 및 상기 제 4버퍼부를 제어하는 상기 제 2제어신호를 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 주파수 체배회로의 개략적인 블락도를 나타낸다. 도 2를 참조하면, 주파수 체배회로는 위상전이부(200), 제 1버퍼부 (210), 제 2버퍼부(230), 검출제어부(250), 제 3버퍼부(215), 제 4버퍼부( 235), 체배부 (270) 및 출력버퍼부(290)을 구비한다.
위상 전이부(200)은 증폭기(201) 및 위상전이기(203)를 구비한다. 증폭기 (201)는 위상전이기(phase shift network; 203)를 정상적으로 동작시키기 위하여 상기 VCO로부터 출력되고 소정의 주파수(fo)를 갖는 입력신호(IN)의 레벨을 증폭한다. 일반적으로 입력신호는 50mV이상의 진폭(amplitude)을 유지하여야 최소한의 위상-에러(phase-error)특성을 얻을 수 있다.
위상 전이기(203)는 상기 증폭기(201)의 출력신호에 응답하여, 기준 주파수이하의 저주파 노이즈의 전달을 최소화하기 위하여 상기 입력신호(IN)의 위상과 동일한 위상(in phase)을 갖는 제 1신호(in_I)와 입력신호(IN)의 위상과 다른 위상 (out of phase)을 갖는 제 2신호(in_Q)를 출력한다.
제 1버퍼부(210)는 제 1신호(in_I)를 필터링(filtering)하여 버퍼링 (buffering)하며, 제 1버퍼부 (210)는 필터부(211) 및 증폭기(또는 리미터; 213)를 구비한다. 필터부(211)는 제 1신호(in_I)에 포함된 저주파 노이즈를 제거하기 위한 고역통과 필터(high pass filter; 이하 'HPF'라 한다.)로 구성되며, 고역 통과된 신호는 증폭기(213)로 출력된다.
제 2버퍼부(230)는 제 1신호(in_I)와 90도 위상 전이(quarter shift)된 제 2신호(in-Q)를 필터링하여 버퍼링하며, 제 2버퍼부 (210)는 필터부(231) 및 증폭기(또는 리미터; 233)를 구비한다. 필터부(231)는 제 2신호(in_Q)에 포함된 저주파 노이즈를 제거하기 위한 HPF로 구성되며, 고역 통과된 신호는 증폭기(233)로 출력된다.
도 2에 도시 된 본 발명에 따른 일 실시예의 검출제어부(250)는 위상검출기(251), 전압-전류변환기(253) 및 드라이빙 버퍼(255)를 구비한다.
위상 검출기(251)는 제 1신호(in_I) 및 제 2신호(in_Q)에 응답하여 제 1신호(in_I) 및 제 2신호(in_Q)사이의 위상 차에 비례하는 전압(Vd(t))을 전압-전류 변환기(253)로 출력한다.
전압-전류 변환기(253)는 위상검출기(251)의 출력전압 (Vd(t))에 응답하여 위상검출기(251)의 출력전압(Vd(t))에 비례하는 전류를 발생시킨다.
드라이빙 버퍼(255)는 전압-전류변환기(253)의 출력신호(VB) 및 제 1버퍼부(210)의 차동 출력신호 (QIIN, QIINB) 또는 제 2버퍼부(230)의 차동 출력신호(QLIN, QLINB)에 응답하여 제 3버퍼부(215)를 제어하는 제 1제어 차동제어신호 (I_out, I_outb) 또는 제 4버퍼부(235)를 제어하는 제 2차동제어신호(Q_out, Q_outb)를 출력한다.
또한, 본 발명에 따른 다른 실시예의 검출제어부(250)는 위상 및 주파수를 검출하는 검출기(미 도시) 및 드라이빙 버퍼(255)를 구비한다.
위 경우에 검출기는 제 1신호(in_I) 및 제 2신호(in_Q)에 응답하여 제 1신호 (in_I) 및 제 2신호(in_Q) 사이의 위상 및 주파수를 검출하며, 드라이빙 버퍼(255)는 검출기의 출력신호 및 제 1버퍼부(215)의 차동출력신호(QIIN, QIINB) 또는 제 2버퍼부의 차동 출력신호(QLIN, QLINB)에 응답하여 제 3버퍼부를 제어하는 제 1차동제어신호(I_out) 또는 제 4버퍼부를 제어하는 제 2차동제어신호(Q_out)를 출력한다.
또한, 본 발명에 따른 또 다른 실시예의 검출 버퍼부(250)는 위상 검출기(251) 및 드라이빙 버퍼(255)를 구비한다. 이 경우 위상 검출기(251)는 제 1신호 (in_I) 및 제 2신호(in_Q)에 응답하여 제 1신호(in_I) 및 제 2신호(in_Q)사이의 위상차에 비례하는 전압(Vd(t))을 출력하며, 드라이빙 버퍼(255)는 위상 검출기의 출력신호(Vd(t)) 및 제 1버퍼부(210)의 차동 출력신호(QIIN, QIINB) 또는 제 2버퍼부 (230)의 차동 출력신호(QLIN, QLINB)에 응답하여 제 3버퍼부(215)를 제어하는 제 1차동제어신호(I_out, I_outb) 또는 제 4버퍼부(235)를 제어하는 제 2차동제어신 호(Q_out, Q_outb)를 발생시킨다.
제 3버퍼부(215)는 드라이빙 버퍼(255)의 제 1차동제어신호 (I_out, I_outb)에 응답하여 제 1버퍼부(210)의 출력신호 (QIIN, QIINB)를 버퍼링하여 입력신호의 위상(IN)과 동일한 위상을 갖는 신호(I)를 출력한다.
또한, 제 4버퍼부(235)는 드라이빙 버퍼(255)의 제 2차동제어신호 (Q_out, Q_outb)에 응답하여 제 2버퍼부(230)의 출력신호(QLIN, QLINB)를 버퍼링하여 입력신호(IN)의 위상과 π/2의 위상차를 갖는 신호를 출력한다
따라서, 제 1차동제어신호(I_out, I_outb) 또는 제 2차동제어신호(Q_out, Q_outb)는 I와 Q가 정확히 π/2의 위상차를 갖도록 제어한다.
제 3버퍼부(215) 또는 제 4버퍼부(235)는 증폭기 또는 리미터로 구성 될 수 있다.
제 1버퍼부(210)의 증폭기(213) 및 제 3증폭부(215), 제 2버퍼부(230)의 증폭기(233) 및 제 4증폭부 (235)는, 체배부(270)의 트랜지스터가 충분히 스위칭하지 않기 때문에 노이즈가 발생되거나, 입력신호(in_I, in_Q 또는 QIIN, QLIN)의 레벨이 너무 큰 경우에 고조파 왜곡(harmonic distortion)의 양이 커지는 문제점을 최소화하기 위하여, 입력신호(in_I, in_Q 또는 QIIN, QLIN)를 레벨보상 된 신호(I, Q)로 변환한다.
체배부(270)의 입력신호(I, Q)의 진폭의 정합은 체배부(270)의 트랜지스터와의 전력정합(power matching)에 있어서 부하 효과(load effect)를 최소화한다.
체배부(270)는 제 3버퍼부(215)의 출력신호(I), 즉 coswt 및 제 3버퍼부 (215)의 출력신호(I)와 위상이 정확히 π/2 만큼 전이(shift) 된 제 4버퍼부(235)의 출력신호(Q), 즉 cos(wt -π/2) 체배하여 cos2ωt를 출력한다. 따라서 입력신호의 주파수(fo)의 2배의 주파수(2fo)를 갖는 신호를 얻는다.
출력버퍼부(290)는 체배부(270)의 출력신호(cos2ωt)를 버퍼링하여 믹서(미 도시)로 출력한다. 출력버퍼부(290)은 출력 필터부(291) 및 증폭기(293)을 구비한다.
체배부(270)의 출력신호(cos2ωt)에는 입력주파수(fo)의 배수의 주파수(2fo)이외에 많은 고조파를 포함한다. 따라서 출력 필터부(291)는 최소의 고조파 특성을 얻기 위하여 2fo를 중심주파수한 대역통과필터(band pass filter' 이하 'BPF'라 한다)를 구비한다. 상기 BPF(291)를 통과한 신호(2fo)는 믹서의 LO 신호로서 펌핑을 위해 정합용 증폭기(293)로 입력된다.
도 3은 도 2에 도시 된 위상검출기(251)의 출력 파형을 나타낸다. 도 3을 참조하면, (a)은 제 1신호(in_I)의 파형을 나타내며, (b)는 제 2신호(in_Q)의 파형을 나타내며, Φ는 제 1신호(in_I) 및 제 2신호(in_Q)사이의 위상차를 나타낸다.
(c)는 위상차(Φ)가 π/2인 경우(이하 '기준위상'이라 한다)의 위상검출기 (251)의 출력(Vd(t))을 나타내며 기준 위상 값(π/2)과 다른 위상차를 갖는 경우에는 (d) 또는 (e)와 같이 직류전압(/Vd(t))의 변화로 나타난다. 위상 변화된 값에 따라 직류전압(/ Vd(t))의 변화율은 위상 검출기(215)의 출력전압 (Vd(t))의 변화로 제어할 수 있다. 위상 변화값은 드라이빙 버퍼(255)를 통하여 체배회로(270)의 입력제어신호(I-out, Q_out)로 제공한다.
(d)는 위상차(Φ)가 π/2 보다 작은 경우를, (e)는 위상차(Φ)가 π/2 보다 큰 경우를 나타낸다. 또한 /Vd(t)는 위상 검출기의 직류전압 (DC level)을 나타낸다.
도 4는 도 2에 도시된 전압-전류 변환기(253)의 구체적인 회로를 나타낸다. 도 4를 참조하면, 전류-전압 변환기(253)는 드레인이 전류원(40)에 연결되며 게이트에 기준전압(Vref)이 공급되는 nMOS 트랜지스터(43), 드레인과 게이트가 공통으로 43의 소오스에 접속되며 소오스가 접지전압이 연결되는 nMOS 트랜지스터(47), 전류원(40)에 드레인이 연결되며 게이트에 위상검출기(251)의 출력전압(Vd(t))이 공급되는 nMOS 트랜지스터(41) 및 드레인과 게이트가 공통으로 41의 소오스에 연결되며 소오스가 접지전원이 연결되는 nMOS 트랜지스터(45)를 구비하며, 전압-전류 변환기(253)의 출력단(49)이 41의 소오스 및 45의 드레인에 공통으로 접속된다.
트랜지스터 41 또는 43은 출력전압(Vd(t)) 또는 기준전압(Vref)에 따라 턴온 또는 턴 오프가 된다. 따라서, 트랜지스터 41 또는 43의 상태에 따라, 트랜지스터 41 또는 43 은 일정한 전류를 흘릴 수 있다. 또한 Vd(t)의 전압 값에 따라 노드 49의 전압(VB)도 변동한다.
도 5는 도 2에 도시 된 드라이빙 버퍼(255)의 구체적인 회로를 나타낸다. 도 5를 참조하면, 드라이빙 버퍼(255)는 제 1차동비교기(60) 및 제 2차동비교기 (70)를 구비한다.
제 1차동비교기(60)는 전압-전류 변환기의 출력신호(VB) 및 제 1버퍼부(210)의 증폭기(213)의 차동출력신호(QIIN, QIINB)에 응답하여 제 3버퍼부(215)를 제어하는 제 1차동 제어신호(I_out, I_outb)를 출력하며, 제 2차동비교기(70)는 전압-전류 변환기의 출력신호(VB) 및 제 2버퍼부 (230)의 증폭기(233)의 출력신호(QLIN, QLINB)에 응답하여 제 4버퍼부(235)를 제어하는 제 2차동 제어신호(Q_out, Q_outb)를 출력한다.
제 1차동 비교기(60)는 전원 전압(VCC)에 일단이 접속되는 저항(R1), 전원 전압(VCC)에 일단의 접속되는 저항(R2), 컬렉터가 저항(R1)의 타단에 접속되며 게이트에 제 1버퍼부(210)의 증폭기(또는 리미터, 213)의 차동출력(QIIN, QIINB)이 공급되는 제 1트랜지스터(51), 컬렉터가 저항(R2)의 타단에 접속되며 게이트에 제 1버퍼부(210)의 증폭기(213)의 차동출력(QIIN, QIINB)이 공급되는 제 2트랜지스터(53), 게이트로 전류-전압변환기(253)의 출력전압(VB)이 공급되고 드레인이 제 1트랜지스터(51) 및 제 2트랜지스터(53)의 이미터에 공통 접속되며 소오스가 접지전원(VSS)에 연결되며, 제 1트랜지스터(51)의 컬렉터 및 제 2트랜지스터 (53)의 컬렉터가 제 3버퍼부(215)로 제 1제어신호(I_out, I_outb)를 출력한다..
제 2차동비교기(70)는 전원 전압(VCC)에 일단이 접속되는 저항(R3),저항(R3)의 타단에 일단이 접속되는 저항(R4), 저항(R3)의 타단에 일단이 접속되는 저항(R5), 컬렉터가 저항(R4)의 타단에 접속되며 게이트로 제 2버퍼부(230)의 증폭기(233)의 차동출력(QLIN, QLINB)이 공급되는 제 3트랜지스터(58), 컬렉터가 저항(R5)의 타단에 접속되며 게이트에 제 2버퍼부(230)의 증폭기(233)의 차동출력 (QLIN, QLINB)이 공급되는 제 4트랜지스터(59), 게이트로 전압-전류변환기(253)의 출력전압(VB)이 공급되며, 드레인이 제 3트랜지스터(58) 및 상기 제 4트랜지스터 (59)의 이미터에 공통 접속되며, 소오스가 상기 접지전원에 연결되며, 제 3트랜지스터(58)의 컬렉터 및 제 4트랜지스터(59)의 컬렉터가 제 4버퍼(235)로 제 2제어신호(Q_out, Q_outb)를 출력한다.
제 1차동 비교기(60)의 차동 출력(I_out, Q_outb)은 nMOS 트랜지스터 55의 게이트로 인가되는 전압-전류 변환기(253)의 출력(VB) 및 제 1버퍼부(210)의 차동출력(QIIN, QIINB)의 출력에 응답하여 결정된다. 제 1차동 비교기(60)의 차동출력 (I_out, I_outb)은 제 3버퍼부(215)를 제어하기 위하여 제 3버퍼부(215)로 입력된다.
또한, 제 2차동 비교기(60)의 차동 출력(Q_out, Q_outb)은 nMOS 트랜지스터 57의 게이트로 인가되는 전압-전류 변환기(253)의 출력(VB) 및 제 2버퍼부(230)의 차동출력(QLIN, QLINB)에 응답하여 결정된다. 제 2차동 비교기(60)의 차동출력 (Q_out, Q_outb)은 제 4버퍼부(235)를 제어하기 위하여 제 4버퍼부(235)로 입력된다.
따라서, 제 3버퍼부(215)는 제 1제어신호(I_out, I_outb)에 응답하여 입력신호(IN)와 동일한 위상을 갖는 신호(I)를 출력한다.
제 4퍼부(235)는 제 2제어신호(Q_out, Q_outb)에 응답하여 입력신호(IN)와 π/2의 위상차를 갖는 신호(Q)를 출력한다.
그러므로 제 3버퍼부(215)의 출력신호(I)과 제 4버퍼부(235)의 출력신호(Q)는 위상차가 π/2로 조정되어 체배부(270)로 입력되므로 체배부(270)는 I 및 Q를 체배하여 입력주파수(fo)의 두 배인 주파수를 갖는 신호(MIXER (2fo))를 출력한다.
결국, 위상전이기(203)의 출력신호(in_I, in_Q)에 특정주파수, 특정온도, 특정 파라미터 계수 등의 조건변화는 직접적으로 I 및 Q의 위상변화를 가져온다. I 및 Q의 위상변화는 두 입력신호들(I 및 Q)을 체배하여 주파수 특성을 얻는 체배회로(270)의 특성을 악화시킨다.
따라서, 체배회로(270)의 특성을 보상하기 위하여 위상검출기는 제 1신호 (in_I) 및 제 2신호(in_Q)에 응답하여 제 1신호(in_I) 및 제 2신호(in_Q)사이의 위상차에 비례하는 전압(Vd(t))을 전압-전류 변환기(253)로 출력한다.
이 경우 기준 위상 값(π/2)과 다른 위상차를 갖는 경우의 직류전압의 변화를 도 3에 나타낸다. 위상변화(Φ)에 따른 직류전압의 변화율은 위상 검출기(251)의 출력전압(Vd(t))의 변화로 제어할 수 있다. 전압-전류 변환기(253)를 통하여 위상 변화 값은 드라이빙 버퍼(255)를 통하여 체배회로(270)의 입력제어신호(I_out, Q_out)로 사용된다. 따라서, 위상 변화되는 신호의 특정주파수, 특정온도, 특정 파라미터 계수 등의 조건변화에도 일정한 주파수 특성을 얻을 수 있다.
따라서, 본 발명의 일 실시예에 따른 체배회로는 체배된 신호에 의한 믹서의LO신호(2fo)가 주파수 변환특성에 영향을 최소화하기 위하여 2fo 신호 대비 고조파(harmonics)의 CNR(carrier to Noise Ratio)특성을 개선한 회로이다.
상술한 바와 같이 본 발명에 따른 주파수 체배회로는 IC에 구현되며 특정온도 , 특정 파라미터 계수등의 조건변화에도 I와 Q의 위상차를 정확하게 π/2로 하여 고주파영역에서 주파수의 체배성능을 향상시킨다.
또한, 본 발명에 따른 검출제어부는 공정조건 또는 온도 변화 등의 경우에도 I와 Q의 위상차를 정확하게 π/2로 조절하여 주파수의 체배성능을 향상시키게 한다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 주파수 체배회로는 IC에 구현되며 고주파영역에서 주파수의 체배성능을 향상시킨다.
또한, 본 발명에 따른 검출제어부는 공정조건 또는 온도 변화 등의 경우에도 주파수의 체배성능을 향상시키게 한다.

Claims (15)

  1. 주파수 체배회로에 있어서,
    소정의 주파수를 가지는 입력신호에 응답하여 상기 입력신호의 위상과 동일한 위상을 갖는 제 1신호와 상기 입력신호의 위상과 다른 위상을 갖는 제 2신호를 출력하는 위상전이부;
    상기 제 1신호를 필터링하여 버퍼링하는 제 1버퍼부;
    상기 제 2신호를 필터링하여 버퍼링하는 제 2버퍼부;
    상기 제 1신호, 상기 제 2신호, 상기 제 1버퍼부의 출력신호 및 상기 제 2버퍼부의 출력신호에 응답하여 상기 제 1신호 및 제 2신호사이의 위상차이를 검출하여 제 1 및 제 2제어신호를 출력하는 검출제어부;
    상기 제 1제어신호에 응답하여 상기 제 1버퍼부의 출력신호를 버퍼링하는 제 3버퍼부;
    상기 제 2제어신호에 응답하여 상기 제 2버퍼부의 출력신호를 버퍼링하는 제 4버퍼부;
    상기 제 3 및 제 4버퍼부의 출력신호들을 체배하는 체배부; 및
    상기 체배부의 출력신호를 버퍼링하는 출력버퍼부를 구비하는 것을 특징으로 하는 주파수 체배회로.
  2. 제1항에 있어서, 상기 검출제어부는,
    상기 제 1신호 및 상기 제 2신호에 응답하여 상기 제 1신호 및 상기 제 2신호사이의 위상차에 비례하는 전압을 출력하는 위상검출기;
    상기 위상검출기의 출력전압에 응답하여 상기 출력전압에 비례하는 전류를 발생시키는 변환기; 및
    상기 제 1버퍼부 및 상기 제 2버퍼부의 출력신호에 응답하여 상기 변환기의 출력신호를 버퍼링하여 상기 제 3버퍼부를 제어하는 상기 제 1제어신호 및 상기 제 4버퍼부를 제어하는 상기 제 2제어신호를 출력하는 드라이빙 버퍼를 구비하는 것을 특징으로 하는 주파수 체배회로.
  3. 제2항에 있어서, 상기 제 1버퍼부는,
    상기 제 1신호를 필터링하는 필터부; 및
    상기 필터부의 출력신호를 버퍼링하는 증폭기를 구비하는 것을 특징으로 하는 주파수체배회로.
  4. 제3항에 있어서, 상기 제 2버퍼부는,
    상기 제 2신호를 필터링하는 필터부; 및
    상기 필터부의 출력신호를 버퍼링하는 증폭기를 구비하는 것을 특징으로 하는 주파수체배회로.
  5. 제4항에 있어서, 상기 출력버퍼부는,
    상기 주파수체배부의 출력신호를 필터링하는 출력필터부; 및
    상기 출력필터부의 출력신호를 버퍼링하는 증폭기를 구비하는 것을 특징으로 하는 주파수체배회로.
  6. 제1항에 있어서, 상기 제 2신호는 상기 제 1신호와 90도의 위상차를 갖는 것을 특징으로 하는 주파수 체배회로.
  7. 제1항에 있어서, 상기 제 4버퍼부의 출력신호는 상기 제 3버퍼부의 출력신호와 90도의 위상차를 갖는 것을 특징으로 하는 주파수 체배회로.
  8. 제3항에 있어서, 상기 제 1의 버퍼부의 필터부는 고역통과필터(HPF)인 것을 특징으로 하는 주파수 체배회로.
  9. 제8항에 있어서, 상기 제 2의 버퍼부의 필터부는 고역통과필터(HPF)인 것을 특징으로 하는 주파수 체배회로.
  10. 제5항에 있어서, 상기 출력버퍼부의 출력필터부는 대역통과필터(BPF)인 것을 특징으로 하는 주파수 체배회로.
  11. 제2항에 있어서, 상기 변환기는,
    드레인이 전류원에 연결되며 게이트에 기준전압이 공급되는 제 1모스 트랜지스터;
    드레인과 게이트가 공통으로 상기 제 1모스 트랜지스터의 소오스에 접속되며 소오스가 접지전압에 연결되는 제 2모스 트랜지스터;
    드레인이 상기 전류원에 연결되며 게이트에 상기 검출기의 출력전압이 공급되는 제 3모스 트랜지스터; 및
    드레인과 게이트가 공통으로 상기 제 3모스트랜지스터의 소오스에 연결되며 소오스가 상기 접지전원에 연결되는 제 4모스 트랜지스터를 구비하며,
    상기 변환기의 출력단이 상기 제 3모스 트랜지스터의 소오스에 접속되는 것을 특징으로 하는 주파수체배회로.
  12. 제11항에 있어서, 상기 드라이빙 버퍼는,
    상기 제 1버퍼부의 출력신호 및 상기 변환기의 출력신호에 응답하여 제 3버퍼부를 제어하는 상기 제 1제어신호를 출력하는 제 1차동비교기; 및
    상기 제 2버퍼부의 출력신호 및 상기 변환기의 출력신호에 응답하여 제 4버퍼부를 제어하는 상기 제 2제어신호를 출력하는 2차동비교기를 구비하는 것을 특징으로 하는 주파수체배회로.
  13. 소정의 주파수를 가지는 입력신호에 응답하여 상기 입력신호의 위상과 동일한 위상을 갖는 제 1신호와 상기 입력신호의 위상과 다른 위상을 갖는 제 2신호를체배하도록 제어하는 검출 제어장치에 있어서,
    상기 제 1신호 및 상기 제 2신호에 응답하여 상기 제 1신호 및 상기 제 2신호사이의 위상차에 비례하는 전압을 출력하는 위상검출기;
    상기 위상검출기의 출력전압에 응답하여 상기 출력전압에 비례하는 전류를 발생시키는 변환기; 및
    상기 제 1버퍼부 및 제 2버퍼부의 출력신호에 응답하여 상기 변환기의 출력신호를 버퍼링하여 상기 제 3버퍼부를 제어하는 상기 제 1제어신호 및 상기 제 4버퍼부를 제어하는 상기 제 2제어신호를 출력하는 드라이빙 버퍼를 구비하는 것을 특징으로 하는 검출 제어장치.
  14. 제13항에 있어서, 상기 변환기는,
    드레인이 전류원에 연결되며 게이트에 기준전압이 공급되는 제 1모스 트랜지스터;
    드레인과 게이트가 공통으로 상기 제 1모스 트랜지스터의 소오스에 접속되며 소오스가 접지전압에 연결되는 제 2모스 트랜지스터;
    드레인이 상기 전류원에 연결되며 게이트에 상기 검출기의 출력전압이 공급되는 제 3모스 트랜지스터; 및
    드레인과 게이트가 공통으로 상기 제 3모스트랜지스터의 소오스에 연결되며 소오스가 상기 접지전원에 연결되는 제 4모스 트랜지스터를 구비하며,
    상기 변환기의 출력단이 상기 제 3모스 트랜지스터의 소오스에 접속되는 것을 특징으로 하는 검출제어장치.
  15. 제14항에 있어서, 상기 드라이빙 버퍼는,
    상기 제 1버퍼부의 출력신호 및 상기 변환기의 출력신호에 응답하여 제 3버퍼부를 제어하는 상기 제 1제어신호를 출력하는 제 1차동비교기; 및
    상기 제 2버퍼부의 출력신호 및 상기 변환기의 출력신호에 응답하여 제 4버퍼부를 제어하는 상기 제 2제어신호를 출력하는 2차동비교기를 구비하는 것을 특징으로 하는 검출제어장치.
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