KR100230807B1 - 펄스폭 제어가 가능한 주파수 체배기 - Google Patents

펄스폭 제어가 가능한 주파수 체배기 Download PDF

Info

Publication number
KR100230807B1
KR100230807B1 KR1019960070189A KR19960070189A KR100230807B1 KR 100230807 B1 KR100230807 B1 KR 100230807B1 KR 1019960070189 A KR1019960070189 A KR 1019960070189A KR 19960070189 A KR19960070189 A KR 19960070189A KR 100230807 B1 KR100230807 B1 KR 100230807B1
Authority
KR
South Korea
Prior art keywords
signal
output
pulse width
delay
potential comparator
Prior art date
Application number
KR1019960070189A
Other languages
English (en)
Other versions
KR19980051304A (ko
Inventor
박용인
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960070189A priority Critical patent/KR100230807B1/ko
Priority to DE19725587A priority patent/DE19725587C2/de
Priority to US08/988,558 priority patent/US5994930A/en
Priority to JP9353818A priority patent/JPH11136102A/ja
Publication of KR19980051304A publication Critical patent/KR19980051304A/ko
Application granted granted Critical
Publication of KR100230807B1 publication Critical patent/KR100230807B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 주파수 체배기에 관한 것으로, 특히 반도체 공정의 특성변화에 관계없이 안정적인 펄스폭을 유지할 수 있도록 입력신호를 소정 지연하는 적응 지연기와, 그 적응지연기에서 출력된 지연신호와 입력신호를 배타적 논리합하는 익스클루시브 오아게이트와, 그 익스클루시브 오아게이트에서 출력된 신호를 반전시키는 인버터와, 상기 익스클루시브 오아게이트의 출력신호를 필터링하여 펄스폭 감지신호를 출력하는 저역통과필터와, 그 저역통과필터에서 출력된 펄스폭 감지신호를 각각 상한전압 및 하한전압과 비교하여 스위치 제어신호를 출력하는 고전위비교기 및 저전위비교기와, 그 고전위비교기 및 저전위비교기의 스위치 제어신호를 각각 반전시켜 상기 적응 지연기로 출력하는 인버터로 구성된다.

Description

펄스폭 제어가 가능한 주파수 체배기
본 발명은 주파수 체배기에 관한 것으로, 특히 반도체 공정변이에 관계없이 일정한 펄스폭을 유지할 수 있는 펄스폭 제어가 가능한 주파수 체배기에 관한 것이다.
도1에 도시된 바와 같이 종래 주파수 체배기는 입력신호(VI)를 서로 다른 지연율로 지연시키는 복수의 지연기(D1,…,D N)와, 그 지연기(D1,…,D N)의 지연속도(TD 1,…,TD N)중에서 하나의 지연속도를 선택출력하는 멀티플렉서(1)와, 그 멀티플렉서(1)에서 선택출력된 신호와 상기 입력신호(VI)를 배타적 논리합하는 익스클루시브 오아게이트(2)로 구성된다.
이와 같이 구성된 종래 주파수 체배기의 동작을 첨부된 도면을 참조해서 설명하면 다음과 같다.
먼저, 서로 다른 지연율을 갖는 복수의 지연기(D1,…,D N)는 입력신호(VI)를 각각 지연하여 멀티플렉서(1)로 출력하고, 멀티플렉서(1)는 상기 지연기(D1,…,D N)에서 출력된 지연속도(TD 1~TD N)중에서 하나의 지연속도를 선택하여 출력한다.
그리고, 익스클루시브 오아게이트(2)는 멀티플렉서(1)에서 출력된 신호와 입력신호(VI)를 배타적 논리합하여 출력한다.
따라서, 익스클루시브 오아게이트(2)에서 출력된 출력신호(VO)는 복수의 지연기(D1,…,D N)의 지연율에 따라 각각의 펄스폭을 갖게 된다.
종래 주파수 체배기는 다수의 지연소자가 사용되며, 또한 펄스폭을 일정한 범위로 유지시키기 위해 지연기마다 정확한 지연율이 요구된다.
그러나, 반도체 공정의 특성변이에 의해 지연소자의 지연율이 변화되면, 펄스폭은 일정 범위를 벗어나게 되어 원하는 펄스폭을 유지시킬 수 없는 문제점이 발생한다.
따라서, 본 발명의 목적은 반도체 공정변이에 관계없이 안정적인 펄스폭을 유지할 수 있는 펄스폭 제어가 가능한 주파수 체배기를 제공하는데 있다.
이와 같은 목적을 달성하기 위해 본 발명의 펄스폭 제어가 가능한 주파수 체배기는 입력된 신호(VI)를 소정 지연하는 지연 수단(101)과, 그 지연 수단(101)에서 출력된 지연된 신호(VD)와 상기 신호(VI)를 배타적 논리합하는 익스클루시브 오아게이트(102)와, 그 익스클루시브 오아게이트(102)에서 출력된 신호(VP)를 순차 반전시키는 인버터(103),(104)와, 상기 익스클루시브 오아게이트(102)에서 출력된 신호(VP)를 필터링하여 신호(VX)를 출력하는 저역통과필터(105)와, 그 저역통과필터(105)에서 출력된 신호(VX)를 각각 상한전압(VH) 및 하한전압(VL)과 비교하여 스위치제어신호(V1),(V2)를 출력하는 고전위비교기(106) 및 저전위비교기(107)와, 고전위비교기(106) 및 저전위비교기(107)의 출력 신호(V1),(V2)를 각각 반전시켜 상기 지연 수단(101)으로 출력하는 인버터(108),(109)로 구성된다.
도1은 종래 기술의 주파수 체배기의 블록도.
도2는 본 발명의 펄스폭 제어가 가능한 주파수 체배기의 블록도.
도3은 도2에 있어서, 적응지연기의 회로도.
도4는 도2에 있어서, 고전위비교기의 회로도.
도5는 도2에 있어서, 저전위비교기의 회로도.
도6a 내지 도6d는 도2에 있어서, 동작신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
101 : 적응지연기 102 : 익스클루시브 오아게이트
103,104,108,109,IN1,…,IN,N : 인버터
105 : 저역통과필터 106 : 고전위비교기
107 : 저전위비교기 R1,…,R4 : 저항
SW1,SW2 : 스위치 CH,CL : 캐패시터
도2에 도시된 바와 같이, 본 발명의 펄스폭 제어가 가능한 주파수 체배기는 입력신호(VI)를 소정시간 지연하는 적응지연기(101)와, 그 적응지연기(101)에서 출력된 지연신호(VD)와 상기 입력신호(VI)를 배타적 논리합하는 익스클루시브 오아게이트(102)와, 그 익스클루시브 오아게이트(102)에서 출력된 출력신호(VP)를 순차 반전시키는 인버터(103),(104)와, 상기 익스클루시브 오아게이트(102)에서 출력된 출력신호(VP)를 필터링하여 펄스폭감지신호(VX)를 출력하는 저역통과필터(105)와, 그 저역통과필터(105)에서 출력된 펄스폭감지신호(VX)를 각각 상한전압(VH) 및 하한전압(VL)과 비교하여 스위치제어신호(V1),(V2)를 출력하는 고전위비교기(106) 및 저전위비교기(107)와, 그 고전위비교기(106) 및 저전위비교기(107)에서 출력된 스위치제어신호(V1),(V2)를 각각 반전시켜 상기 적응지연기(101)로 출력하는 인버터(108),(109)로 구성된다.
상기 적응지연기(101)은 도3에 도시된 바와 같이, 직렬 연결된 복수의 인버터(IN1,…,IN N)와, 인버터(IN2),(IN3)의 노드(NH)와 접지에 직렬연결된 부하캐패시터(CH) 및 신호()에 의해 스위칭되는 제1스위치(SW1)와, 인버터(IN3),(IN4)의 노드(NL)와 접지 사이에 직렬연결된 부하캐패시터(CL) 및 신호()에 의해 스위칭되는 제2스위치(SW2)로 구성된다.
상기 고전위비교기(106)는 도4에 도시된 바와 같이, 공급전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되어, 공급전압(VDD)을 분압하여 상한전압(VH)으로 출력하는 저항(R1),(R2)과, 비반전단자로 입력되는 상기 저역통과필터(105)의 펄스폭감지신호(VX)와 반전단자로 입력되는 상기 상한전압(NH)을 비교하여 스위치제어신호(V1)를 출력하는 비교기(106-1)로 구성된다.
상기 저전위비교기(107)는 도5에 도시된 바와 같이, 공급전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되어, 공급전압(VDD)을 분압하여 하한전압(VL)으로 출력하는 저항(R3),(R4)과, 비반전단자로 입력되는 상기 저역통과필터(105)의 펄스폭감지신호(VX)와 반전단자로 입력되는 상기 하한전압(VL)을 비교하여 스위치제어신호(V2)를 출력하는 비교기(107-1)로 구성된다.
이와 같이 구성된 본 발명의 펄스폭 제어가 가능한 주파수 체배기의 동작을 첨부된 도면을 참조해서 설명하면 다음과 같다.
먼저, 도6a와 같은 입력신호(VI)가 적응지연기(101)로 입력되면, 복수의 인버터(IN 1,…,IN N)로 구성된 인버터 고리(Inverter Chain)에 연결된 스위치(SW1),(SW2)와 부하 캐패시터(CH),(CL)에 의해, 도6b와 같이 입력신호(VI) 보다 지연속도(TD1),(TD2)만큼 지연된 지연신호(VD)가 출력된다.
이어서, 익스클루시브 오아게이트(102)는 상기 지연신호(VD)와 입력신호(VI)를 배터적 논리합하여 도6c와 같은 펄스폭을 갖는 출력신호(VP)를 출력한다.
여기서, 출력신호(VP)의 펄스폭은 상기 적응지연기(101)의 지연속도(TD 1),(TD 2)인 지연시간이 되고, 주파수는 입력신호(VI)의 2배가 된다.
이어서, 익스클루시브 오아게이트(102)의 출력신호(VP)는 인버터(103),(104)를 통해 순차 반전되어 출력된다.
한편, 저역통과필터(105)는 상기 익스클루시브 오아게이트(102)에서 출력된 출력신호(VP)를 충전 및 방전시켜, 도6d에 도시된 바와 같은 펄스폭감지신호(VX)를 고전위비교기(106)와 저전위비교기(107)로 출력한다.
이어서, 고전위비교기(106)의 비교기(106-1)는 비반전단자로 펄스폭감지신호(VX)를 입력받고, 반전단자로 저항(R1),(R2)에 의해 분압설정된 상한전압(VH)을 입력받아 스위치제어신호(V1)를 출력한다.
이때, 상기 분압설정된 상한전압(VH)은 다음과 같이 정의된다.
즉, 비교기(106-1)는 VX＞VH 이면 고전위의 스위치제어신호(V1)를 출력하고, VX＜VH 이면 저전위의 스위치제어신호(V1)를 출력한다.
또한, 저전위비교기(107)의 비교기(107-1)는 비반전단자로 펄스폭감지신호(VX)를 입력받고, 반전단자로는 저항(R3),(R4)에 의해 분압설정된 하한전압(VL)을 입력받아 스위치제어신호(V2)를 출력하는데, 분압설정된 하한전압(VL)은 다음과 같다.
즉, 비교기(107-1)는 VX＞VL 이면 고전위의 스위치제어신호(V2)를 출력하고, VX＜VL 이면 저전위의 스위치제어신호(V2)를 출력한다.
그런데, 익스클루시브 오아게이트(102)에서 출력된 출력신호(VP)의 펄스폭이 계속 넓어져 저역통과필터(105)에서 출력된 펄스폭감지신호(VX)의 레벨이 도6d에 도시된 바와 같이 상한전압(VH) 레벨 이상으로 올라가게 되면, 고전위비교기(106)에서 출력되는 스위치제어신호(V1)는 고전위가 된다.
따라서, 인버터(108)에서 반전된 출력신호()는 저전위가 되어 적응지연기(101)의 제1스위치(SW1)를 개방하게 된다.
따라서, 노드(NH)에서 접지로 경로(Path)가 생기지 않아 부하캐패시터(CH)가 개방된 상태로 되므로 지연신호(VD)의 지연율은 작아지고, 익스클루시브 오아게이트(102)에서 출력된 출력신호(VP)의 펄스폭은 지연속도(TD 2) 만큼 좁아진다.
반대로, 익스클루시브 오아게이트(102)에서 출력된 출력신호(VP)의 펄스폭이 계속 좁아져 저역통과필터(105)에서 출력된 펄스폭감지신호(VX)의 레벨이 도6d에 도시된 바와 같이 하한전압(VL) 이하로 내려가게 되면, 저전위비교기(107)에서 출력되는 스위치제어신호(V2)는 저전위가 된다.
따라서, 인버터(109)에서 반전된 출력신호()는 고전위가 되어 적응지연기(101)의 제2스위치(SW2)를 닫는다.
따라서, 노드(NL)에서 접지전압(VSS)으로 경로(Path)가 생기므로 부하캐패시터(CL)에 의해 지연신호(VD)의 지연율은 커지고, 익스클루시브 오아게이트(102)의 출력신호(VP)의 펄스폭은 지연속도(TD 1) 만큼 넓어진다.
상기에서 상세히 설명한 바와같이, 본 발명은 반도체 공정변이에 의해 지연율이 아주 예민하게 달라지더라도 저항의 비(R1:R2,R3:R4)를 이용하기 때문에 펄스폭을 일정한 범위로 유지할 수 있는 효과가 있다.

Claims (2)

  1. 입력된 신호(VI)를 소정시간 지연하는 지연 수단(101)과, 그 지연 수단(101)에서 출력된 지연된 신호(VD)와 상기 신호(VI)를 배타적 논리합하는 익스클루시브 오아게이트(102)와, 그 익스클루시브 오아게이트(102)에서 출력된 신호(VP)를 순차 반전시키는 인버터(103),(104)와, 상기 익스클루시브 오아게이트(102)에서 출력된 신호(VP)를 필터링하여 신호(VX)를 출력하는 저역통과필터(105)와, 그 저역통과필터(105)에서 출력된 신호(VX)를 각각 상한전압(VH) 및 하한전압(VL)과 비교하여 스위치제어신호(V1),(V2)를 출력하는 고전위비교기(106) 및 저전위비교기(107)와, 그 고전위비교기(106) 및 저전위비교기(107)에서 출력되는 스위치제어 신호(V1),(V2)를 각각 반전시켜 상기 지연 수단(101)으로 출력하는 인버터(108),(109)로 구성된 것을 특징으로 하는 펄스폭 제어가 가능한 주파수 체배기.
  2. 제1항에 있어서, 상기 지연 수단(101)은 직력 연결된 복수의 인버터(IN1,…,IN N)와, 상기 인버터(IN2),(IN3)의 노드(NH)와 접지 사이에 직렬연결된 캐패시터(CH) 및 신호()에 의해 스위칭되는 제1스위치(SW1)와, 상기 인버터(IN3),(IN4)의 노드(NL)와 접지 사이에 직렬 연결된 캐패시터(CL) 및 신호()에 의해 스위칭되는 제2스위치(SW2)로 구성된 것을 특징으로 하는 펄스폭 제어가 가능한 주파수 체배기.
KR1019960070189A 1996-12-23 1996-12-23 펄스폭 제어가 가능한 주파수 체배기 KR100230807B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960070189A KR100230807B1 (ko) 1996-12-23 1996-12-23 펄스폭 제어가 가능한 주파수 체배기
DE19725587A DE19725587C2 (de) 1996-12-23 1997-06-17 Frequenzmultiplizierer zum Steuern der Impulsbreite
US08/988,558 US5994930A (en) 1996-12-23 1997-12-11 Frequency multiplier for controlling pulse width within a prescribed range
JP9353818A JPH11136102A (ja) 1996-12-23 1997-12-22 周波数逓倍装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960070189A KR100230807B1 (ko) 1996-12-23 1996-12-23 펄스폭 제어가 가능한 주파수 체배기

Publications (2)

Publication Number Publication Date
KR19980051304A KR19980051304A (ko) 1998-09-15
KR100230807B1 true KR100230807B1 (ko) 1999-11-15

Family

ID=19490275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960070189A KR100230807B1 (ko) 1996-12-23 1996-12-23 펄스폭 제어가 가능한 주파수 체배기

Country Status (4)

Country Link
US (1) US5994930A (ko)
JP (1) JPH11136102A (ko)
KR (1) KR100230807B1 (ko)
DE (1) DE19725587C2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3977591B2 (ja) * 2000-04-27 2007-09-19 株式会社東芝 周波数逓倍回路および半導体集積回路
KR100351057B1 (ko) * 2000-09-26 2002-09-05 삼성전자 주식회사 주파수의 체배성능을 향상시키기 위한 검출제어부를구비하는 주파수 체배회로
US6720806B1 (en) * 2002-04-25 2004-04-13 Applied Micro Circuits Corporation Method and circuit for producing a reference frequency signal using a reference frequency doubler having frequency selection controls
DE60324749D1 (de) * 2002-09-26 2009-01-02 Canon Kk Förderband, welches in der Lage ist Gegenstände anzuziehen, Bilderzeugungsvorrichtung mit solch einem Förderband und Methode zu Herstellung solch eines Förderbandes
KR100576475B1 (ko) * 2003-12-26 2006-05-10 주식회사 하이닉스반도체 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치
US7061285B2 (en) * 2004-04-15 2006-06-13 Woods Paul R Clock doubler
US8201051B2 (en) * 2008-10-15 2012-06-12 Lsi Corporation Method for detecting short burst errors in LDPC system
CN101917177A (zh) * 2010-07-02 2010-12-15 宁波大学 一种信号零点恢复电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63237610A (ja) * 1987-03-25 1988-10-04 Nec Corp 半導体集積回路
JPH01320814A (ja) * 1988-05-23 1989-12-26 Advanced Micro Devicds Inc 一連の入力パルスの周波数を逓倍するための回路
JPH03136515A (ja) * 1989-10-23 1991-06-11 Nec Corp 逓倍回路
JPH04329710A (ja) * 1991-04-30 1992-11-18 Nec Corp ２逓倍回路
JPH07202649A (ja) * 1993-12-27 1995-08-04 Toshiba Corp 逓倍回路
DE4422802C1 (de) * 1994-06-29 1995-07-20 Siemens Ag Schaltungsanordnung zur Frequenzvervielfachung

Also Published As

Publication number Publication date
DE19725587A1 (de) 1998-07-02
JPH11136102A (ja) 1999-05-21
US5994930A (en) 1999-11-30
DE19725587C2 (de) 1999-09-30
KR19980051304A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
US5495197A (en) Variable delay circuit
US4899071A (en) Active delay line circuit
EP0611053B1 (en) Buffer circuits
US6346843B2 (en) Clock signal generating circuit using variable delay circuit
US7038517B2 (en) Timing vernier using a delay locked loop
US7319351B2 (en) Delay generator with symmetric signal paths
US5907254A (en) Reshaping periodic waveforms to a selected duty cycle
US5682114A (en) Variable delay circuit, ring oscillator, and flip-flop circuit
US7642830B2 (en) Method and delay circuit with accurately controlled duty cycle
US5815009A (en) Process tolerant delay circuit having process sensitive and process insensitive components placed therein
JP2000134071A (ja) 可変遅延回路
EP0379169B1 (en) Signal delay circuit using charge pump circuit
KR100230807B1 (ko) 펄스폭 제어가 가능한 주파수 체배기
US6072347A (en) Delay locked circuit
US8823388B2 (en) Calibration circuit and calibration method
KR100690442B1 (ko) 이중 제어 아날로그 지연소자
EP0477537A2 (en) Timing generator
US7071711B2 (en) Method and device for determining the ratio between an RC time constant in an integrated circuit and a set value
US6550036B1 (en) Pre-conditioner for measuring high-speed time intervals over a low-bandwidth path
US6169446B1 (en) Time constant calibration device
US4719371A (en) Differential type gate circuit having control signal input
EP0711041A1 (en) Phase-locked circuit
US6339345B1 (en) Semiconductor device equipped with output circuit adjusting duration of high and low levels
US7138849B2 (en) Phase mixer that compensates for frequency variations and PVT variations and a control method thereof
KR100503958B1 (ko) 어드레스 천이 검출 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 17

EXPY Expiration of term