KR20040053065A - 직렬 교차 연결된 상보형 트랜지스터를 이용한 전압 제어발진기 및 이를 이용한 신호 송수신 장치 - Google Patents

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Abstract

본 발명은 직렬 교차 연결된 상보형 트랜지스터를 이용한 전압 제어 발진기 및 이를 이용한 신호 송수신 장치에 관한 것이다. 본 발명에 따르면, 상보형의 제1 및 제2 트랜지스터, 제1 및 제2 트랜지스터의 드레인에 연결되며, 제어 전압에 대응하여 발진 신호의 주파수를 제어하는 공진 회로를 포함하며, 제2 트랜지스터의 소스가 전압원에 연결된다. 본 발명에 따르면, 상보형의 제1 및 제2 트랜지스터가 전압원에 대하여 직렬로 연결되도록 하여, 전압 제어 발진기의 소비 전력을 감소시킬 수 있다. 또한, 공진 회로에서의 발진과 전력 공급을 위한 인덕터를 하나만 사용하여 집적 회로 상에서 회로가 차지하는 면적을 줄일 수 있다. 또한, 상보적인 트랜지스터를 이용하므로 동일한 종류의 트랜지스터를 이용하는 종래의 전압 제어 발진기에 비하여 위상 잡음 특성이 개선된다.

Description

직렬 교차 연결된 상보형 트랜지스터를 이용한 전압 제어 발진기 및 이를 이용한 신호 송수신 장치{VOLTAGE CONTROLLED OSCILLATOR USING COMPLEMENTARY TRANSISTORS WHICH ARE SERIES CROSS COUPLED, AND TRANSCEIVER USING THE SAME}
본 발명은 전압 제어 발진기에 관한 것으로, 더욱 상세하게는 교차 연결된 상보형 트랜지스터를 이용한 전압 제어 발진기 및 이를 이용한 신호 송수신 장치에 관한 것이다.
도 1은 종래의 전압 제어 발진기를 도시한 것이다.
도 1에 도시된 바와 같이, 전압 제어 발진기는 트랜지스터(M1, M2), 가변 커패시터(Cv1, Cv2), 인덕터(L1, L2), 및 전류원(Current Source, ISS)으로 구성된다.
NMOS 트랜지스터(M1, M2)는 교차 연결되어(cross-coupled) 있으며, 인덕터(L1, L2)와 가변 커패시터(Cv1, Cv2)는 공진 회로를 형성한다. 그리고, 가변 커패시터(Cv1, Cv2)의 일전극이 서로 접속되고, 이 접속점에 제어 전압(Vc)이 인가된다.
이와 같이 구성된 종래의 전압 제어 발진기는 두 개의 NMOS 트랜지스터(M1, M2)를 교차 연결하여 부성 저항(negative resistance)을 생성하고, 제어 전압(Vc)을 이용하여 가변 커패시터(Cv1, Cv2)의 커패시턴스를 제어함으로써, 출력 신호의 주파수를 제어한다.
그러나 이러한 종래의 전압 제어 발진기에 있어서, NMOS 트랜지스터(M1, M2) 각각에 독립적으로 전류를 공급하기 위하여, 전류원(ISS)은 트랜지스터(M1, M2)의 동작에 필요한 드레인 전류(ID1, ID2)의 합과 동일한 전류를 공급해야 한다. 따라서, 전압 제어 발진기의 소비 전류가 높고, 결국 소비 전력이 높아지는 단점이 있었다.
또한, 출력 신호(Vout+, Vout-)의 우수한 대칭 특성을 얻기 위해서는 공진 회로에 특성이 동일한 두 개의 인덕터(L1, L2)를 사용하거나, 넓은 면적을 차지하는 대칭형 인덕터를 사용해야 한다. 따라서 집적 회로 구현시 전압 제어 발진기가 차지하는 면적이 넓은 문제가 있었다.
나아가, 공정 과정에서 발생하는 능동 소자(M1, M2) 및 수동 소자(Cv1, Cv2, L1, L2) 간의 특성 차로 인하여, 전압 제어 발진기의 드레인 전류(ID1, ID2)가 서로 일치하지 않게 되어, 차동 출력 신호(Vout+, Vout-)의 크기가 불일치하는 문제가 있었다.
그리고, 2개의 NMOS 트랜지스터(M1, M2) 및 전류원(ISS)에서 사용된 능동 소자(도시되지 않음)로부터 발생하는 저주파 잡음이 공진 회로의 발진 주파수로 천이됨으로써 출력 신호(Vout+, Vout-)의 위상 잡음 특성이 저하되는 문제가 있었다.
본 발명의 목적은 전압 제어 발진기의 전력 소비를 감소시키기 위한 것이다.
본 발명의 다른 목적은 전압 제어 발진기를 집적 회로로 형성하는 경우 집적회로의 전체 면적을 감소시키기 위한 것이다.
본 발명의 또 다른 목적은 스위칭 트랜지스터에 흐르는 전류의 불일치를 방지하여 출력 파형의 불일치를 억제하기 위한 것이다.
본 발명의 또 다른 목적은 위상 잡음 특성이 개선된 전압 제어 발진기를 제공하기 위한 것이다.
도 1은 종래의 전압 제어 발진기를 도시한 것이다.
도 2는 본 발명의 일실시예에 따른 전압 제어 발진기를 도시한 것이다.
도 3은 도 2의 전압 제어 발진기를 전류의 흐름을 기준으로 도시한 회로도이다.
도 4는 전압 제어 발진기의 부성 저항 모델을 도시한 것이다.
도 5는 본 발명의 일실시예에 따른 전압 제어 발진기의 부성 저항을 도시한 것이다.
도 6은 본 발명의 일실시예에 따른 전압 제어 발진기의 출력 파형을 도시한 것이다.
도 7은 종래의 전압 제어 발진기와 본 발명의 일실시예에 따른 전압 제어 발진기의 위상 잡음 특성을 비교하여 도시한 그래프이다.
도 8은 본 발명의 일실시예에 따른 4위상 전압 제어 발진기를 도시한 것이다.
도 9는 도 8의 4 위상 전압 제어 발진기의 출력 파형을 도시한 것이다.
도 10은 본 발명의 일실시예에 따른 신호 송수신기를 개략적으로 도시한 것이다.
상기 과제를 달성하기 위하여 본 발명의 하나의 특징에 따른 전압 제어 발진기는 제1 전극 및 제2 전극 간에 인가되는 전압에 대응하여 상기 제2 전극으로부터 제3 전극으로 흐르는 전류의 크기 및 방향이 서로 역으로 가변되는 상보성의 제1 및 제2 트랜지스터; 및 상기 제1 및 제2 트랜지스터의 상기 제2 전극에 연결되며, 제어 전압에 대응하여 발진 신호의 주파수를 제어하는 공진 회로를 포함하며, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제2 트랜지스터의 상기 제1 전극이 서로 접속되어 제1 출력단을 형성하고, 상기 제1 트랜지스터의 상기 제1 전극과 상기 제2 트랜지스터의 상기 제2 전극이 서로 접속되어 제2 출력단을 형성하며, 상기 제1 및 제2 트랜지스터의 상기 제3 전극은 각각 제1 전원 및 제2 전원에 연결된다.
본 발명의 하나의 특징에 따른 전압 제어 발진기에 있어서, 상기 공진 회로는 일전극에 상기 제어 전압이 인가되는 제1 및 제2 가변 커패시터와, 상기 제1 및 제2 가변 커패시터의 타전극 간에 접속되는 제1 인덕터를 포함한다.
본 발명의 하나의 특징에 따른 전압 제어 발진기에 있어서, 상기 제1 트랜지스터의 상기 제3 전극과 상기 제1 전원 간에 접속된 저항을 더 포함한다.
본 발명의 하나의 특징에 따른 전압 제어 발진기에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터로 형성되고, 상기 제2 트랜지스터는 PMOS 트랜지스터로 형성된다.
본 발명의 하나의 특징에 따른 전압 제어 발진기에 있어서, 상기 제1 전원은 상기 제2 전원보다 낮은 레벨의 전압을 제공한다.
본 발명의 하나의 특징에 따른 전압 제어 발진기를 이용한 4위상 전압 제어 발진기로서, 상기 제1 및 제2 트랜지스터와 각각 병렬 접속되는 제3 및 제4 트랜지스터를 더 포함하는 제1 지연셀 및 제2 지연셀을 포함하며, 상기 제1 지연셀의 상기 제1 및 제2 출력단의 신호가 상기 제2 지연셀의 상기 제4 및 제3 트랜지스터의 제1 전극에 각각 인가되고, 상기 제2 지연셀의 상기 제1 및 제2 출력단의 신호가 상기 제1 지연셀의 상기 제3 및 제4 트랜지스터의 제1 전극에 각각 인가된다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
이하의 설명에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
또한, 이하에서는 본 발명의 일실시예에 따른 전압 제어 발진기가 서로 상보적인 두 개의 상보 소자, 즉 제1 상보 소자(M1) 및 제2 상보 소자(M2)를 활용한다. 제1 상보 소자(M1) 및 제2 상보 소자(M2)는 각각 게이트, 소오스, 및 드레인을 구비한다. 양 상보 소자(M1, M2)는 게이트에 인가되는 전압의 크기 및 극성에 따라서, 드레인로부터 소오스로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 상보 소자로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.
상술한 상보 소자 중에서도 MOSFET가 동일 규격의 상보 소자 양자간의 특성차가 가장 적은 것으로 알려져 있으므로, MOSFET를 사용하는 것이 바람직하다. 따라서, 이하의 설명에서는 MOSFET를 중심으로 설명하고자 한다. 그러나, 본 발명의 정신은 MOSFET 뿐만 아니라 상보적으로 동작하는 모든 소자에 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET를 중심으로 설명하나, 본 발명의 개념과 범위가 MOSFET로 한정되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 전압 제어 발진기를 도시한 것이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 전압 제어 발진기는 트랜지스터(M1, M2), 및 공진 회로(210)를 포함한다.
트랜지스터(M1, M2)는 상술한 바와 같이 서로 상보적인 특성을 갖도록 형성되며, 본 발명의 일실시예에서는 트랜지스터(M1)를 NMOS 트랜지스터로, 트랜지스터(M2)를 PMOS 트랜지스터로 구현하였다.
트랜지스터(M1)의 게이트는 트랜지스터(M2)의 드레인에 접속되고, 소스는 저항(Rs)을 통하여 전원(VSS)에 연결되어 있다. 여기서 전원(VSS)은 전원(VDD) 보다 낮은 레벨의 전압을 제공하는 전압 소스로서, 이하에서 전원(VSS)은 그라운드 전압을 제공하는 것으로 가정한다. 트랜지스터(M2)의 게이트는 트랜지스터(M1)의 드레인에 접속되고, 소스는 전원(VDD)에 접속된다.
공진 회로(210)는 가변 커패시터(Cv1, Cv2), 및 인덕터(L1)를 포함한다. 가변 커패시터(Cv1, Cv2)는 일전극이 서로 접속되고, 이 접속점에 제어 전압(Vc)이 인가된다. 또한, 가변 커패시터(Cv1, Cv2)의 타전극 간에 인덕터(L1)가 연결된다.
이하, 도 3을 참조하여 본 발명의 일실시예에 따른 전압 제어 발진기의 동작에 대하여 상세히 설명한다.
도 3은 도 2의 전압 제어 발진기를 직류 전류의 흐름을 기준으로 도시한 회로도이다.
도 3에 도시된 바와 같이, 트랜지스터(M1, M2)는 DC 회로 상으로 직렬로 연결된 형태를 가지게 되며, 전원(VDD)에서 공급되는 전류(ID)가 트랜지스터(M2)와 트랜지스터(M1)에서 두번 활용되게 된다.
구체적으로는, 트랜지스터(M1, M2) 중 하나의 트랜지스터(M2)를 PMOS 트랜지스터로 형성하고, 트랜지스터(M2)의 소스를 전원(VDD)에 연결함으로써, 트랜지스터(M1)와 트랜지스터(M2)가 전원(VDD)에 대하여 직렬 연결되도록 할 수 있다.
이로써, 트랜지스터(M2)에 한번 사용된 전류가 트랜지스터(M2)에 다시 사용되며, 종래의 전압 제어 발진기에 비하여 절반의 전류로 전압 제어 발진기를 구동할 수 있게 된다. 따라서, 전압 제어 발진기의 소비 전력을 감소시킬 수 있다.
나아가, 트랜지스터(M1)와 트랜지스터(M2)에 흐르는 전류가 동일하게 유지됨으로써, 트랜지스터의 공정 과정에서 발생되는 불균일 특성에 의하여 출력 신호가 영향을 받지 않게 된다.
본 발명의 일실시예에 따른 전압 제어 발진기는 공진 회로(210)에서 하나의 인덕터(L1)를 사용한다. 즉, 인덕터(L1)가 전원(VDD)에 대하여 직렬 연결된 형태이기 때문에 인덕터(L1)가 DC 전원을 공급하는 역할과 공진 회로(210)의 인덕터의 역할을 동시에 수행하게 된다. 이로써, 전압 제어 발진기가 집적 회로로 제작되는 경우, 집적 회로에서 전압 제어 발진기가 차지하는 면적을 줄일 수 있다.
도 4는 전압 제어 발진기의 부성 저항 모델을 도시한 것이고, 도 5는 본 발명의 일실시예에 따른 전압 제어 발진기의 부성 저항을 도시한 것이다.
도 4에서 도시된 바와 같이, 본 발명의 일실시예에 따른 전압 제어 발진기를 공진 회로(210)와 능동 회로(220)로 분리할 수 있다. 도 4에서는 공진 회로(210)의 기생 커패시턴스를 Rp, 가변 커패시터(Cv1, Cv2)의 총 커패시턴스를 C1, 부성 저항을 Rn으로 표시하였다.
이 때, 공진 회로(410)의 부성 저항(Rn)이 기생 저항(Rp) 이하의 값을 가질 때 발진 조건이 성립되고, 커패시터(Cp)와 인덕터(Lp)의 공진으로 인하여 결정된 주파수로 신호가 발진하게 된다.
본 발명의 일실시예의 경우, 도 5에 도시된 바와 같이, 능동 회로는 스위칭 트랜지스터(M1, M2)와 저항(Rs)을 포함하여 구성되며, 부성 저항(Rn)은 수학식 1과 같이 트랜지스터(M1, M2)의 gm(transconductance)의 조합의 형태로 생성된다.
여기서, gmn은 트랜지스터(M1)의 gm이고, gmp는 트랜지스터(M2)의 gm이다.
또한, 수학식 1에서 저항(Rs)은 트랜지스터(M1, M2) 사이에 발생할 수 있는 트랜지스터 대신호 동작 특성의 차이를 보정하는 역할을 수행한다.
도 6은 본 발명의 일실시예에 따른 전압 제어 발진기의 출력 파형을 도시한 것이다.
도 6에 도시된 바와 같이, 트랜지스터(M1, M2)의 드레인에는 서로 크기가 실질적으로 동일하고 위상이 반대인 두 개의 신호가 출력된다.
도 7은 종래의 전압 제어 발진기와 본 발명의 일실시예에 따른 전압 제어 발진기의 위상 잡음 특성을 비교하여 도시한 그래프이다.
도 7에서 (a)는 도 1에 도시된 종래의 전압 제어 발진기의 위상 잡음 특성을 도시한 것이고, (b)는 도 2에 도시된 본 발명의 일실시예에 따른 전압 제어 발진기의 위상 잡음 특성을 도시한 것이다.
도 7에서 알 수 있듯이, 하나의 NMOS 트랜지스터(M1)와 하나의 PMOS 트랜지스터(M2)를 포함하는 본 발명의 일실시예에 따른 전압 제어 발진기가 NMOS 트랜지스터만으로 구성된 종래의 전압 제어 발진기에 비하여, 위상 잡음 특성이 개선된 것을 알 수 있다.
이하에서는 본 발명의 일실시예에 따른 전압 제어 발진기를 이용한 4위상 전압 제어 발진기에 대하여 설명한다. 다만, 상술한 전압 제어 발진기의 구성 및 동작과 관련하여 중복되는 부분은 설명을 생략하기로 한다.
도 8은 본 발명의 일실시예에 따른 4위상 전압 제어 발진기를 도시한 것이다.
도 8에 도시된 바와 같이, 본 발명의 일실시예에 따른 4위상 전압 제어 발진기는 제1 지연셀(810)과 제2 지연셀(820)을 포함하며, 제1 지연셀(810)의 출력 신호(I+, I-)가 제2 지연셀(820)에 입력되고, 제2 지연셀(820)의 출력 신호(Q+, Q-)가 제1 지연셀(810)에 입력된다.
구체적으로, 각각의 지연셀(810, 820)은 도 2의 전압 제어 발진기의 트랜지스터(M1, M2)에 각각 병렬 접속된 커플링 트랜지스터(M3, M4)를 포함한다. 이 때, 커플링 트랜지스터(M3, M4)는 트랜지스터(M1, M2)와 각각 동일 채널 타입의 트랜지스터로 형성되는 것이 바람직하다.
제1 지연셀(810)의 커플링 트랜지스터(M3)에는 제2 지연셀(820)의 출력 신호(Q+)가 인가되고, 커플링 트랜지스터(M4)에는 제2 지연셀(820)의 출력 신호(Q-)가 입력된다.
또한, 제2 지연셀(820)의 커플링 트랜지스터(M3)에는 제1 지연셀(810)의 출력 신호(I-)가 입력되고, 커플링 트랜지스터(M4)에는 제1 지연셀(810)의 출력 신호(I+)가 입력된다.
이와 같이, 커플링 트랜지스터(M3, M4)를 이용하여 지연셀(810, 820)을 커플링시키면, 도 9에 도시된 바와 같이, 각각 900의 위상 차를 가지는 네 개의 출력 신호(I+, I-, Q+, Q-)를 생성할 수 있다.
상기와 같은 4위상 전압 제어 발진기를 신호 송수신기에서 국부 발진 신호를 생성하는 국부 발진기(local oscillator)에 사용할 수 있으며, 도 10은 국부 발진기를 사용하는 신호 송수신기를 개략적으로 도시한 것이다.
도 10에서, 안테나를 통하여 수신된 신호는 스위칭 소자(switch)를 통하여 저잡음 증폭기(LNA)로 전송되고, 저잡음 증폭기(LNA)에서 증폭된 신호가 믹서(Mixer)에 의하여 국부 발진 신호와 혼합된다. 여기서, 증폭된 신호가 동위상 국부 발진 신호(도 8에서 출력 신호(I+, I-) 간의 전압)와 혼합되면 동위상 신호(I)가 생성되고, 증폭된 신호가 직교 위상 국부 발진 신호(도 8에서 출력 신호(Q+, Q-) 간의 전압)와 혼합되면 직교 위상 신호(Q)가 생성된다.
동위상 신호(I)와 직교 위상 신호(Q)는 가변 이득 증폭기(VGA)를 통하여 가변 이득 증폭되고, 필터(LFP)에 입력되어 저대역 신호만 출력된다.
저대역 신호는 아날로그/디지털 컨버터(A/D)를 통하여 기저 대역 동위상 신호(BB_I)와 기저 대역 직교 위상 신호(BB_Q)로 출력되고 재생 장치에 의하여 비디오 및/또는 오디오로 재생된다.
이와 반대로, 신호 송신기(Transmitter)는 기저 대역 동위상 신호(BB_I)와 기저 대역 직교 위상 신호(BB_Q)를 디지털/아날로그 변환기(D/A)를 통하여 아날로그 신호로 변환시키고, 이를 다시 필터(LFP)를 통하여 원하는 대역의 신호만 출력한다. 필터(LFP)의 출력 신호가 가변 이득 증폭기(VGA)를 통하여 증폭되고, 가변 이득 증폭기(VGA)의 출력 신호가 믹서(Mixer)를 통하여 국부 발진 신호와 혼합된다. 송신기에 제공되는 국부 발진 신호도 상기 수신기와 마찬가지로 동위상 국부 발진 신호와 직교 위상 국부 발진 신호를 포함한다.
믹서(Mixer)의 출력 신호는 증폭기(amp)에서 증폭된 후 스위칭 소자(switch)를 통하여 필터(BPF)로 전송되고, 원하는 대역의 신호가 안테나를 통하여 송신된다.
그리고, 위상 고정 회로(PLL)는 국부 발진기(VCO)의 주파수를 고정하고, I/Q 신호 생성기(I/Q Gen)는 국부 발진기(VCO)의 출력 신호를 이용하여 동위상 국부 발진 신호와 직교 위상 국부 발진 신호를 생성한다. 즉, 국부 발진기(VCO)는 도 8의 4위상 전압 제어 발진기로 형성되고, I/Q 생성기(I/Q Gen)는 4위상 전압 제어 발진기의 출력 신호(I+, I-) 사이의 전압을 동위상 국부 발진 신호로 생성하고, 출력 신호(Q+, Q-) 사이의 전압을 직교 위상 국부 발진 신호로 생성한다.
이와 같이, 본 발명의 일실시예에 따른 4위상 전압 제어 발진기를 국부 발진기로 이용함으로써, 믹서에서 출력되는 동위상 신호(I)와 직교 위상 신호(Q)가 실질적으로 직교(orthogonal)가 되도록 할 수 있으며, 동위상 신호(I)와 직교 위상 신호(Q)의 위상 잡음 특성을 개선할 수 있다. 또한, 신호 송수신기의 전체적인 전력 소비를 감소시킬 수 있으며, 신호 송수신기를 집적 회로로 제작하는 경우에는 집적 회로의 크기를 보다 작게 제작할 수 있다.
상기에서는 본 발명의 일실시예에 따른 전압 제어 발진기가 적용되는 한 가지의 예로서 국부 발진기가 포함된 신호 송수신기에 대하여 설명하였으나, 신호 송수신기 이외에 다양한 분야에 적용될 수 있다. 또한, 도 10에서는 신호 송수신기 중 직접 변환 방식(Direct Conversion)을 이용하는 송수신기를 도시하였으나, 본 발명의 범위가 특정 방식의 송수신기에 한정되는 것은 아니며 슈퍼 헤테로다인 방식(Super Heterodyne)의 송수신기 등 다양한 방식의 송수신기에 본 발명을 적용할 수 있다.
이상으로 본 발명의 일실시예에 따른 전압 제어 발진기 및 이를 이용한 신호 송수신 장치에 대하여 설명하였다. 상기 설명된 실시예는 본 발명이 적용된 일실시예로서 본 발명의 범위가 상기 실시예에 한정되는 것은 아니며, 본 발명의 개념을 그대로 이용하여 여러 가지 변형된 실시예를 형성할 수 있다.
본 발명에 따르면 전압 제어 발진기에 사용되는 전류를 감소시킴으로써, 전압 제어 발진기의 전력 소비를 감소시킬 수 있다.
또한, 커패시터와 하나의 인덕터를 이용하여 전압 제어 발진기의 공진 회로를 형성함으로써, 전압 제어 발진기를 집적 회로로 형성하는 경우 집적 회로의 전체 면적을 감소시킬 수 있다.
나아가, 스위칭 트랜지스터의 채널 타입을 서로 다르게 설정하고 하나의 트랜지스터의 소스에 전원 전압을 인가하여 스위칭 트랜지스터가 DC 회로 상으로 직렬 접속시킴으로써, 각 스위칭 트랜지스터에 흐르는 전류가 일치하고 출력 파형의 불일치를 막을 수 있다.
더 나아가, 전압 제어 발진기의 위상 잡음 특성을 개선할 수 있다.

Claims (9)

  1. 제1 전극 및 제2 전극 간에 인가되는 전압에 대응하여 상기 제2 전극으로부터 제3 전극으로 흐르는 전류의 크기 및 방향이 서로 역으로 가변되는 상보성의 제1 및 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 상기 제2 전극에 연결되며, 제어 전압에 대응하여 발진 신호의 주파수를 제어하는 공진 회로
    를 포함하며,
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제2 트랜지스터의 상기 제1 전극이 서로 접속되어 제1 출력단을 형성하고, 상기 제1 트랜지스터의 상기 제1 전극과 상기 제2 트랜지스터의 상기 제2 전극이 서로 접속되어 제2 출력단을 형성하며,
    상기 제1 및 제2 트랜지스터의 상기 제3 전극은 각각 제1 전원 및 제2 전원에 연결되는 전압 제어 발진기.
  2. 제1항에 있어서,
    상기 공진 회로는 일전극에 상기 제어 전압이 인가되는 제1 및 제2 가변 커패시터와, 상기 제1 및 제2 가변 커패시터의 타전극 간에 접속되는 제1 인덕터를 포함하는 전압 제어 발진기.
  3. 제1항에 있어서,
    상기 제1 트랜지스터의 상기 제3 전극과 상기 제1 전원 간에 접속되는 저항을 더 포함하는 전압 제어 발진기.
  4. 제1항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터로 형성되고, 상기 제2 트랜지스터는 PMOS 트랜지스터로 형성되는 전압 제어 발진기.
  5. 제1항 또는 제4항에 있어서,
    상기 제1 전원은 상기 제2 전원보다 낮은 레벨의 전압을 제공하는 전압 제어 발진기.
  6. 제1항에 기재된 전압 제어 발진기의 상기 제1 및 제2 트랜지스터에 각각 병렬 접속되는 제3 및 제4 트랜지스터를 더 포함하는 제1 지연셀 및 제2 지연셀을 포함하고,
    상기 제1 지연셀의 상기 제1 및 제2 출력단의 신호가 상기 제2 지연셀의 상기 제4 및 제3 트랜지스터의 제1 전극에 각각 인가되고,
    상기 제2 지연셀의 상기 제1 및 제2 출력단의 신호가 상기 제1 지연셀의 상기 제3 및 제4 트랜지스터의 제1 전극에 각각 인가되는 4위상 전압 제어 발진기.
  7. 제6항에 있어서,
    상기 제3 및 제4 트랜지스터는 각각 상기 제1 및 제2 트랜지스터와 실질적으로 동일한 타입의 트랜지스터로 구현되는 4위상 전압 제어 발진기.
  8. 제6항에 있어서,
    상기 공진 회로는 일전극에 상기 제어 전압이 인가되는 제1 및 제2 가변 커패시터와, 상기 제1 및 제2 커패시터의 타전극 간에 접속되는 제1 인덕터를 포함하는 4위상 전압 제어 발진기.
  9. 제6항에 기재된 4위상 전압 제어 발진기를 포함하는 신호 송수신 장치.
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