CN102132488B - 用于检测相位差п/2n的相位检测器 - Google Patents

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Abstract

基本对称π/2相位检测器接收对检测器输出处的差分电流加以控制的控制信号。每个相应的控制信号是从第一输入信号、第一输入信号的逻辑补码、第二输入信号以及第二输入信号的逻辑补码中选择的相应信号对的线性组合。操作基于对差分电流求时间平均，在π/2的相位差处结果为零。通过将由一个或多个控制信号控制的一个或多个附加电流源添加至输出，使基本操作偏斜。现在使得时间平均后的输出电流仅在非π/2的相位差处为零。在采用相同形式电流源和电阻器的实施例中，修改后的检测器被配置用于相位差π/2N。

Description

用于检测相位差П/2N的相位检测器
技术领域
本发明涉及包括具有相位检测器的电子电路的电子器件，并涉及用于这种器件的相位检测器。
背景技术
随着在诸如蜂窝电话等小型手持设备中对无线通信标准的采用越来越多，在这些设备中的自生干扰的量也在增加。通常需要多种通信界面共存。谐波抑制（HR）混频器可以帮助缓解共存问题，但是HR混频器的谐波抑制器特性极大地取决于本地振荡器（LO）波形之间的相位差的精度。
在一个或多个奇次高次谐波上具有抑制特性的开关混频器是熟知的，参见例如J.A.Weldon等人的“A l.75-GHz highly intergratednarrow-band CMOS transmitter with harmonic-rejection mixters”，IEEEJournal of Solid-State Circuits，Vol.36，No.12，Dec.2001，pp2003-2015。谐波抑制（HR）混频器允许简化RF滤波。该领域已知的典型的HR混频器是有源（吉伯）类型的混频器。然而，已知无源混频器提供更好的1/f噪声和更高的线性度。在另一方面，无源HR混频器更难以实现。
在2007年8月7日提交的未预先公开的欧洲专利申请07290983.1“Harmonic Rejection Mixer Unit and Method for Performing aHarmonic Rejection Mixing”（attorney docket PH008194）中也公开了HR混频器。
还参考A.Y.Valero Lopez，S.T.Moon，E.Sánchez-Sinencio，“Self-Calibrated Quadrature Generator for WLAN MultistandardFrequency Synthesizer”，IEEE J.of Solid State Circuits.，May2006，Vol.41，n°5，pp.1031-1041。
发明内容
本发明提出了一种用于45°相位差LO信号的后台校准方案。该校准方案使得能够改进HR混频器的谐波抑制，使得放宽蜂窝和连接性收发机与移动电视接收机的共存所需要的滤波的量。这使得即使当移动和连接性收发机与移动电视接收机共存时，也可以在保持高性能水平的同时使移动电视接收机的集成度和小型化水平更高。
更具体地，发明者提出了如权利要求1或3所述的电子器件。实际上，在本发明的器件中使用的相位检测器以对称π/2基本相位检测器为核心。基本检测器接收四个输入信号，这四个输入信号是第一信号和第二信号（如信号A和信号B）以及它们的逻辑补码（信号A和信号B）当中任意两个的线性组合，其中要检测第一和第二信号之间的相位差。如果第一和第二信号之间的相位差是π/2，则基本相位检测器提供零输出，即检测器是平衡的。操作基于对基本相位检测器的差分输出电流求时间平均。为了能够使用π/2基本相位检测器来检测除了π/2以外的相位差，发明者现在提出，通过将附加的电流源连接至基本相位检测器的输出，来使平衡偏斜，每个附加的电流源由上述四个输入信号之一控制。由于附加受控电流源所引起的偏斜，使得只有在第一与第二信号之间非π/2的特定相位差处，差分输出电流的时间平均才成为零。例如，在本发明的相位检测器的电路中始终使用相同形式的电阻器和电流源，可以获得分数相位差：P/Q乘以π，其中P和Q是整数并且表示与相位检测器的输出的正节点和负节点相连的附加电流源的数目。
本发明的相位检测器中的偏斜配置可以导致承载第一和第二信号的信号线上的非均匀负载。即，如果仅关心偏斜，就不会同等地分接信号线，这可以导致由于延迟而引起的不平衡。因此发明者提出通过添加由四个输入信号A、B、A和B中的任何一个来控制的另外的附加电流源，来向本发明的相位检测器添加负载平衡电路。然而，这些附加电流源不与本发明的相位检测器的输出相连，以便不影响差分输出电流。这些附加电流源仅用于实现所有信号线对输入信号A、B、A和B的均匀负载。权利要求3和4中讨论了这些实施例。
本发明的相位检测器的另一实施例可以使用添加的电流源的可编程配置，以使相位检测器的输出偏斜。
相应地，本发明涉及修改后的基本对称π/2相位检测器，所述修改后的基本对称π/2相位检测器接收四个控制信号。控制信号控制在检测器的输出处的差分电流。每个相应的控制信号是从第一输入信号、第一输入信号的逻辑补码、第二输入信号、以及第二输入信号的逻辑补码中选择的相应的信号对的线性组合。操作基于对差分电流的时间平均，在π/2的相位差处结果为零。通过将由一个或多个控制信号控制的一个或多个附加电流源添加至输出，使基本操作偏斜。现在使得只在非π/2的相位差值处，时间平均后的输出电流才为零。在采用相同形式电流源和电阻器的实施例中，将修改后的检测器配置用于π/2N的相位差。
附图说明
参考附图，以示例的方式更详细地说明本发明，在附图中：
图1是用于本地振荡器的自校准方案的框图；
图2至4示出了三次和五次谐波抑制（HR）混频器；
图5至6示出了多频带/多标准手机电视接收机；
图7是用于产生振荡信号的生成器的框图；
图8至11示出了本发明中对四个信号执行操作的相位检测器的第一实施例；
图12至15示出了本发明中用于检测两个信号之间的任何相位差的相位检测器；
图16是示出LO（本地振荡器）信号的产生的框图；
图17是差分至单端转换器的电路图；
图18是延迟单元的电路图；以及
图19是移相器的框图。
贯穿附图，相似或相应的特征由相同的参考数字来表示。
具体实施方式
图1是自校准方案的框图，该自校准方案用于具有90°相移的本地振荡器（OL）信号，如在A.Y.Valero Lopez，S.T.Moon，E.Sánchez-Sinencio，“Self-Calibrated Quadrature Generator for WLANMultistandard Frequency Synthesizer”，IEEE J.of Solid State Circuits.，May2006，Vol.41，n°5，pp.1031-1041中所公开的。由于VCO已经工作在所需频率的两倍处，所以利用预分频器（pre-scaler）的第一二次分频（devide-by-two）级来产生用于IEEE802.11b（2.4GHz）的正交输出，而通过正交生成器来产生用于IEEE802.11a的信号。
在图1的配置中，一阶RC-CR网络从差分VCO输出产生正交输出。使RC-CR网络的输出通过限制器（L5），以减小正交信号中的幅度失配。然后以在所有支路中都相等的延迟，将信号馈送至相位检测器（PD5）。相位检测器产生控制信号，控制信号被滤波并施加给由电流控制的有源移相器，从而建立延迟锁定环（DLL），所述延迟锁定环（DLL）将支路之间的相位差调节为90°。由于由RC-CR网络的每个支路引起的相移不同，所以不能认为每个差分信号的对准都等于180°，而是还需要校准每个差分信号的对准。为了实现校准，将限制器（L5）的输出也施加给二次分频级，二次分频级将（在5GHz处）每个差分输出支路之间的180°相位差映射到在二分之一频率（2.5GHz）处的90°相位差中，并测量每对差分信号之间的相对相位误差。每个二次分频级具有与L5和PD5相似的限制器和相位检测器。误差放大器（EA）将由相位检测器产生的误差信号映射到用于有源移相器的控制电流。
相位检测器PD5是校准方案中的关键构件。相位检测器PD5负责检测正交信号中的相位误差并产生与相位误差成比例的DC电压。使用宽带四象限模拟乘法器来实现相位检测器，所述宽带四象限模拟乘法器提供的输出的平均值与输入的相位差成比例。
图180示出了相位检测器PD5的原理图。检测器PD5相对于I和Q输入完全对称，从而无需交叉耦接的混频器。输出的大小（magnitude）可以由尾电流It直接控制。检测器PD5的操作与传统XOR相似，但没有来自输入的不平衡延迟。
检测器PD5的每个输入处的电阻网络起到共模检测器的作用。当输入信号I、Q和它们的逻辑补码I、O在90°对准时，在任何所给时间上，晶体管182、184、186和188中仅有一个晶体管导通，晶体管182至188中的另一个晶体管截止，晶体管182至188中的其余两个晶体管在它们的输入（输入的共模电压）处具有相同的电压。在该情况下，仅一个晶体管中有完整的尾电流流过。如果在输入周期中对总输出电流求积分，则当输入信号具有90°相位差时，结果将是零。如果相对相位与90°不同，则在一个周期内对输出电流积分将产生有限的电流。该剩余电流的大小与相位偏差成比例。通过负载电阻器190和192将相位检测器PD5的输出电流转换成电压。
图2至4涉及三次和五次LO谐波抑制（HR）混频器。结合RF信号（利用合适整形的LO信号）的增益调制来执行平方乘法，以获得如黑色曲线所示的包络。因此而得到了具有更好的噪声和互调特性的HR混频器，这主要是因为没有发生信号相消。
在2007年8月7日提交的非预先公开的欧洲专利申请07290983.1“Harmonic Rejection Mixer Unit and Method for Performing aHarmonic Rejection Mixing”（attorney docket PH008194）中也公开了HR混频器。
在本文献的附图当中，图2是从EP07290983.1中复制的，并且是HR混频器200的框图。混频器200是正交混频器。混频器200包括RF（射频）输入202和IF（中频）输出204。输出204提供同相输出信号“I”以及相对于信号“I”相移90°的输出信号“Q”。混频器200包括放大器206和208，放大器206和208的差分输入经由开关网络连接至输入202，并且放大器206和208的差分输出提供信号“I”和“Q”。输入202处的开关网络由以下开关FET构成：开关FET210、212、214、216；开关FET218、220、222、224；开关FET226、228、230、232；开关FET234、236、238、240；以及电阻器242、244、246、248、250和252。FET210和214具有经由电阻器242连接至输入202的主电流路径。FET212和216具有经由电阻器244连接至输入202的主电流路径。FET218、222、226和230具有经由电阻器246连接至输入202的主电流路径。FET220、224、228和232具有经由电阻器248连接至输入202的主电流路径。FET234和238具有经由电阻器250连接至输入202的主电流路径。FET236和240具有经由电阻器252连接至输入202的主电流路径。输入网络与电阻器254、256、258和260一起将放大器206和208配置为加法放大器。
图3是用于开关FET210至240的控制信号的图300。FET226和228由信号GS10控制。FET230和232由信号GS11控制。FET218和220由信号GS3控制。FET222和224由信号GS4控制。FET210和212由信号GS8控制。FET214和216由信号GS9控制。FET234和236由信号GS6控制。FET238和240由信号GS7控制。信号302至316是从本地振荡器（未示出）获得的。因此，信号“I”和“Q”形成开关输入信号的加权和，有效地形成将输入202处的输入信号与由本地振荡器产生的控制信号相混频的结果。
图4是“I”和“Q”信号的有效合成混频波形的图400。可以认为混频波形是通过以下方式构建的：选择性地组合图3的控制信号，以近似正弦波形。
HR混频器200执行平方乘法以及（利用合适整形的LO信号）对RF信号的增益调制，以获得如曲线402和404所示的包络。从而得到更好的噪声特性和互调制特性，这主要是因为没有发生信号相消。
图5是多频带/多标准（DVB-H、DVB-T、ISDB-T、T-DMB、S-DMB、DVB-SSB、DMB-T）手机电视接收机500的框图。接收机500具有传统零中频（ZIF）结构。该结构支持如图6的表格600所限定的VHF3、UHF、L频带和S频带。
对于VHF3和UHF的下变频来说，使用HR混频器502（例如混频器200），以针对蜂窝功能性和连接性的共存来放宽天线要求和级间滤波器要求。HR混频器200对于三次和五次LO谐波具有相对低的变频增益，以防止对例如具有LO谐波的GSM、DCS、UMTS、BT和WLAN信号的不期望的下变频。对于VHF-Ⅲ输入，混频器200抑制对具有LO谐波的UHF信道的下变频。
对于L和S频带的下变频，使用方波混频信号。由于L和S频带相对较窄、频率较高、并且可以更有效地被滤波，所以不需要HR混频器。需要两倍高的时钟频率来产生混频器振荡器信号的正交分量。
如图3所示，HR混频器200需要多个45°相位差数字波形。谐波抑制特性取决于单独波形的时间和幅度（在混频器中加权）的精度。波形精度和谐波抑制之间有相依性。这里，最主要因素是屋顶（rooftop）与主开关波形之间的相对相移。相移必须低于0.2°以对三次和五次LO谐波保持60dB的抑制，并且必须低于2.2°以对三次和五次LO谐波保持40dB的抑制。
作为用于手机电视接收机的手持终端中的共存问题的示例，考虑对蜂窝式和连接性上行链路信号的下变频。需要有足够动态范围来在接收弱有用信号时处理强无用信号。在欧洲，一种重要应用是：当工作在UHF频带中时，利用以三次LO谐波下变频后的GSM1800脉冲串信号来实现DVB-H去敏。
当GSM1800功率在最大值（+30dBm）时，灵敏度的降低不应超过1.5dB。参见例如IEC62002-1，“Mobile and portable DVB-T/H radioacces—Part1：Interface specification”，first edition2005-10。GSM1800上行链路信号位于1710-1785MHz频带中。假设GSM滤波器（关于这种滤波器，参见例如EPCOS，Saw components，LN60A,preliminary datasheet，Mar.2005）中有-15dB的天线耦合和40dB的抑制，上行链路GSM1800信号进入输入功率为+30-15-40=-25dBm的DVB-H接收机。当谐波抑制混频器将三次LO谐波分别抑制40dB和60dB时，在1710-1785MHz范围内，级间滤波器选择性要求是39dB和19dB。
从功率、面积以及因此从集成和小型化的观点来看，希望对级间滤波器的选择性要求最低。只有在45°相移LO信号之间引起的相位误差被最小化并被校准的情况下，才可以实现这一点。可以使用一些已知的设计技术来实现相位误差的最小化，例如使用全对称设计方法以避免任何系统相位误差；或者使用四次分频而不是两个级联的二次分频来产生45°相移信号（参见图16）。这使相位不确定问题最小化，并且同时减小了相位噪声。然而，需要校准方案尤其是45°相移的自校准来保证由于失配而引起的相位误差最小。这使得能够提高HR混频器性能。
图16示出了上述LO信号的产生。电压控制振荡器（VCO）（或数字控制振荡器（DCO））1602工作在8.1至10.8GHz的范围内。振荡器1602向可切换预分频器1604提供两个输出信号，这两个输出信号反相，可切换预分频器1604将振荡器信号除以因子2、3、4、5或6。将预分频器1604的输出提供给电路1606以执行四次分频从而最终服务于VHF/UHF HR混频器1608，并且将预分频器1604的输出提供给电路1610以执行二次分频从而最终服务于L频带/S频带混频器1612。混频器1608和1612都对正交信号I和Q执行操作。电路1606耦接至除法器1614，除法器1614用于针对UHF将来自电路1606的输出除以单位一，以及针对VHF将电路1606的输出除以二。除法器1614将其输出提供给最终控制混频器1608的波形组合器1616。
产生4级幅度量化的正弦曲线LO需要LO信号之间有45°的相对相位精度。假设可用时钟信号具有精确的50%占空比，可用从频率为4×混合频率的时钟获得LO信号之间的45°相位差。
在上述A.Y.Valero Lopez等人的文献中，描述了用于90°相位差LO信号的自校准方法。该自校准方法不能处理45°相位差LO信号。下文中针对45°相位差LO信号提供了一种新的后台校准方法。提供了关键构件的实现方式，具体地提供了新的π/4相位检测器的实现方式。
图7是用于产生振荡器信号的生成器700的框图。用于产生振荡器信号的优选方案使用从8.1至10.8GHz可调谐的振荡器702，振荡器702将输出信号提供给预分频器704，预分频器704在比例因子2、3、4、5和6之间可切换。预分频器704将其输出信号提供给除法器706以将预分频器704的输出信号除以4，从而产生用于移相器708的输入信号。即，移相器708接收输入信号APSin、BPSin、CPSin、DPSin及其补码逻辑补码A PSin、B PSin、C PSin和D PSin，输入信号APSin、BPSin、CPSin、DPSin的每个连续对具有45°的相位差，输入信号APSin、BPSin、CPSin、DPSin的逻辑补码A PSin、B PSin、C PSin和D PSin的每个连续对也具有45°的相位差。移相器708控制APSin与BPSin之间、CPSin与DPSin之间、以及相应的逻辑补充信号对之间的相移。移相器708提供输出信号APSout、BPSout、CPSout、DPSout及其逻辑补码A PSout、B PSout、C PSout和D PSout。将这些输出信号提供给除法器710，除法器710针对用于UHF将这些输出信号除以单位一，针对VHF将这些输出信号除以2，从而提供输出信号A、B、C、D及其逻辑补码A、B、C、D以提供给波形组合器（未示出）。生成器700还包：括将信号A、B、A和B作为输入来接收的45°相位检测器712，以及将信号C、D、C和D作为输入来接收的45°相位检测器714。检测器712和714被配置为在它们的信号路径中具有相等的延迟。以下将详细讨论检测器712和714的配置。每个检测器712和714提供相应的差分控制信号，在转换器720和722分别对所述相应的差分控制信号进行单端转换之前，首先分别由电容器716和718对所述相应的差分控制信号求平均。在检测器712与转换器720之间连接中以及在检测器714与转换器722之间连接中示出的其他电容器起到DC去耦的作用。转换器720向移相器708提供控制信号VcntlAB，转换器722向移相器708提供控制信号VcntlCD。控制信号VcntlAB控制移相器708中延迟单元的负载，从而建立了将AA-BB之间的相位差调节为45°的延迟锁定环（DLL）。第二DLL用于将差分CC-DDLO信号之间的相位差校准至45°。差分至单端转换器720和722将相位检测器712和714产生的误差信号映射到用于有源移相器708的控制信号中。可以在LO产生过程的后台执行45°校准。因此，可以连续地监测并控制由于温度梯度或瞬变事件而引起的相位误差。关于延迟单元的示例参见图18。
与上述A.Y.Valero Lopez等人的方法相比，本发明的校准方案既不需要RC-CR网络，也不需要限制器。因此，180°和270°支路的校准是不必要的，此外，有源移相器不能是由电流控制的。校准环路在位置上尽可能靠近HR混频器，以消除通过LO路径的45°相位差信号的累积相位误差。
图17示出了差分至单端转换器1700的示例。对于在开环中操作的放大器，通常关心的问题是偏移。在转换器1700中，如在后台校准环路的所有构件中一样，NMOS晶体管1706和1708用作具有有源PMOS负载1702和1704的驱动器。在深亚微米CMOS技术中，NMOS和PMOS晶体管的特性很好地匹配，并且改进了晶体管的尺寸。因此，可以获得良好的匹配精度。如在图17的图中可见的，将差分输入提供给由晶体管1706和1708以及电流源1710构成的差动放大器（long tailed-pair），并从负载晶体管1704去除单端控制信号。
图18是延迟单元1800的图。差分延迟单元1800包含具有电阻性负载元件1804和1806（也称作“对称负载”）的源极耦合对1802。每个对称负载1804和1806由与相等尺寸的偏置PMOS器件并联的二极管接法PMOS器件构成。延迟随Vctrl而改变，这是因为负载元件1804和1806的有效电阻也随Vctrl改变。可变负载元件1804和1806提供了良好的延迟控制以及高动态电源噪声抑制。
图19示出了有源移相器708的实施例。所示的移相器708的配置使得能够精确地控制差分信号AA与BB之间以及差分信号CC与DD之间的45°相位差。每个支路AA、BB、CC和DD以与单元1800相同配置的相应的差分延迟单元1902、1904、1906和1908为负载。单元1902和1906的控制保持恒定，接收参考电压Vref，而经由如图7所示的DLL环所产生的控制信号VcntlAB和VcntlCD调节了单元1904和1908的延迟。
图8是本发明中相位检测器的第一实施例800的电路图。检测器800是对称π/4相位检测器配置，该对称π/4相位检测器配置使用两个对称π/2相位检测器。图9的图中描述了新π/4相位检测器操作原理。在图8和9中，标示“A”和“A”（下划线A）分别表示信号A及其逻辑补码。相似的标记用于信号“B”、“C”和“D”。
检测器800包括晶体管802、804、806、806、808、810、812、814和816。检测器800还包括电阻器818、820、822、824、826、828、828、830、832、834、836、838、840、842、844、846和848。在该示例中，电阻器818至848具有相等的电阻值。晶体管802在其控制输入处接收与信号A和信号C的现有电压的平均值成比例的电压。晶体管804在其控制输入处接收与信号A和信号C的现有电压的平均值成比例的电压。晶体管806在其控制输入处接收与信号A和信号C的现有电压的平均值成比例的电压。晶体管808在其控制输入处接收与信号A和信号C的现有电压的平均值成比例的电压。晶体管810在其控制输入处接收与信号B和信号D的现有电压的平均值成比例的电压。晶体管812在其控制输入处接收与信号B和信号D的现有电压的平均值成比例的电压。晶体管814在其控制输入处接收与信号B和信号D的现有电压的平均值成比例的电压。晶体管816在其控制输入处接收与信号B和信号D的现有电压的平均值成比例的电压。晶体管802至808的源极彼此相连并连接至电流源850。晶体管810至816的源极连接在一起并连接至电流源852。在示例中，电流源850和852提供大小相等的电流。晶体管802和808的漏极彼此连接并经由电阻器854连接至电源电压VDD。晶体管804和806的漏极彼此连接并经由电阻器856连接至电源电压VDD。晶体管810和816的漏极彼此连接并经由电阻器854连接至电源电压VDD。晶体管812和814的漏极彼此连接并经由电阻器856连接至电源电压VDD。
图9的图900示出了在基本信号的4π周期内的基本信号A、B、C、D、它们的逻辑补码A、B、C、D、以及提供给晶体管802至816的复合输入信号。
图10的图1000示出了在与图900采用相同时间基准的情况下，在每个1/4π长度的间隔中晶体管802至816中有哪些是活动的。例如在3/4π与π之间的间隔中，晶体管802和812是活动的。
图11的图1100示出了在与图900采用相同时间基准的情况下，流过电阻器854和856的差分输出电流IOUT。差分输出电流IOUT的大小在值2It与-2It之间周期性地变化，其中It是源850和852的尾电流的大小。在长度为2π（或π乘以其他偶数的长度）的输入周期上对差分输出电流IOUT求积分，以得到表示剩余电流的结果。如果基本信号A、B、C和D当中的一对连续的基本信号之间的相位差精确地为45°，则该结果是零。如果该对基本信号之间的相位差不是45°，则由于非零的平均剩余电流使得积分产生非零结果。剩余电流的大小与45°相位差的偏差成比例。经由电阻器854和856将输出电流转换成输出电压VOUT。
检测器800是对称π/4相位检测器配置，该对称π/4相位检测器配置使用与提供VOUT的检测器输出并联的两个对称π/2相位检测器。一个π/2相位检测器包含晶体管802、804、806和808，另一个π/2相位检测器包含晶体管810、812、814和816。这两个π/2相位检测器中特定的一个π/2相位检测器在每一时刻有一个晶体管是活动的，从而π/4相位检测器800在每一时刻有两个晶体管是活动的，如图10所示。
检测器800的配置可以概括为π/(2N)相位检测器，其中整数N可以采用值2、3、4…等。这种π/(2N)相位检测器具有与输出并联的多个2(N-1)π/2相位检测器，每个特定的2(N-1)π/2相位检测器在其输入处接收两个信号和这两个信号的逻辑补码的加权组合。在概括的π/(2N)相位检测器中，在每一时刻有N个晶体管是活动的。
尽管π/4相位检测器800具有良好的对称操作，然而检测器800在其输出处并不提供与以下内容有关的任何指示：输入信号A、B、C和D中有哪些受到所需的45°相位差的不精确性的妨碍。因此，检测器800不能用作针对图7中的DLL的相位检测器。然而，检测器800可以用于通过感测来自π/4相位检测器的输出电流来检测π/4校准过程何时完成。
图12是对称π/4相位检测器的第二实施例1200的图，该对称π/4相位检测器使用一个π/2相位检测器。参考图13中的图1300来描述检测器1200的操作。检测器1200具有输入信号A和B以及它们的逻辑补码A和B。
检测器1200包括子电路1202，子电路1202具有：晶体管302、304、306和308；电阻器310、312、314、316、318、320、322、324、326、328；以及提供大小为It的尾电流的电流源330。在该示例中，电阻310至324具有相等的电阻值，电阻器326至328具有相等的电阻值。晶体管302和304具有并联在电阻器326与电流源330之间的主电流通道。晶体管306和308具有并联在电阻器328与电流源330之间的其主电流通道。晶体管302在其控制输入处接收由1/2(A+B)表示的电压。晶体管304在其控制输入处接收由1/2(A+B)表示的电压。晶体管306在其控制输入处接收由1/2(A+B)表示的电压。晶体管308在其控制输入处接收由1/2(A+B)表示的电压。
图13的图1300显示了信号A和B以及它们的逻辑补码A和B的值。信号A和B相似但具有45°相位差。图1300还示出了信号1/2(A+B)、1/2(A+B)、1/2(A+B)和1/2(A+B)以及通过326和328的差分输出电流Idiff。通过监测输出电压VOUT获得类似信号。参考数字1302是关于晶体管302至308的参考数字序列，指示晶体管302至308中的哪一个在横跨1/4π长度的相位间隔的相关时间段中是活动的。应注意在该示例中信号Idiff和VOUT的占空比是75%：在四分之三的时间内，信号具有一个极性的特定值，在四分之一的时内，信号具有相反极性的相同值。因此，时间平均后的输出信号（例如时间平均后的输出电流Iave）具有非零的值。在所示示例中，时间平均后的输出电流Iave具有值1/2It。
原则上，技术人员可以使用测量电路来检测与该非零时间平均值的任何偏差，但测量与零值的偏差更为方便。因此，为能够产生零的时间平均，检测器1200包括校准电路1204。校准电路1204用于重新调节输出信号（例如Idiff）以便获得零时间平均。电路1204包括晶体管332、334、336和338；电阻器340、342、344、346；350、352、354和356；以及电流源348和358，每个电流源348和358如子电路1202中的电流源330一样提供大小为It的尾电流。同样，电阻器340至346具有相同的电阻值，电阻器352至356具有相同的电阻值具有相同的电阻值，如子电路1202中的电阻器310至324一样。晶体管332和334具有连接在电阻器328（靠近检测器1200的输出）与电流源348之间的主电流路径。晶体管336和338具有连接在电阻器328与电流源358之间的主电流路径。晶体管332和336在其控制输入处接收由1/2(A+B)表示的电压。晶体管334和338在其控制输入处接收由1/2(A+B)表示的电压。因此，当晶体管302活动时，晶体管332和336是活动的，并且当晶体管308活动时，晶体管334和338是活动的。这继而导致如参考数字1304表示的输出电流Idiff的修改。应注意，占空比仍然是75%，但输出电流Idiff现在在四分之三时间内采用值It而在四分之一时间内采用值负3It。因此，输出电流Idiff的时间平均是零。现在电路1200可以用在反馈环路中，以使用传统控制电路将信号A与B之间的相位差控制为45°，从而保持测量值为零。
图14是检测器1400的图，检测器1400包括以负载平衡电路1402的形式对电路1200的进一步改进。应注意，校准电路1204使承载信号A、B、A和B的线路的负载的对称性失真。因为在承载信号A、B、A和B的线路当中，每个不同的线路对被电路1202分接一次，所以子电路1202形成对称负载。添加校准电路1204引起以下配置。信号A和B的线路对被电路1202和1204的组合分接一次。信号A和B的线路对被电路1202和1204的组合分接三次。信号A和B的线路对被电路1202和1204的组合分接三次。信号A和B的线路对被电路1202和1204的组合分接一次。为恢复平衡的负载，将电路1402添加到检测器1200，从而得到检测器1400的配置，其中电路1202和1204由方框表示以使得附图清楚。
负载平衡电路1402包括晶体管502、504、506和508；电阻器510、512、514、516、518、520、522和524；电阻器526、528、530和532；以及电流源534、536、538和540。晶体管502和504都接收输入信号1/2(A+B)，晶体管506和508都接收输入信号1/2(A+B)。晶体管502具有连接在电阻器526和电流源534之间的主电流通道。晶体管504具有连接在电阻器528和电流源536之间的主电流通道。晶体管506具有连接在电阻器530和电流源538之间的主电流通道。晶体管508具有连接在电阻器532和电流源540之间的主电流通道。电阻器526至532连接至电源电压VDD。电阻器510至524具有相同的电阻值，该相同的电阻值等于该示例中的电阻器310至324的电阻值。电流源534至540提供与源330、348和358大小相同的电流。由于该配置，使得信号线A、B、A和B上的负载相等，检测器1400的时间平均后的输出是45°相位差的偏差的更精确表示。检测器1200和1400可以用在DLL环路中。
与上述的检测器800类似，检测器1200和1400的配置可以概括为实现π/2N相位检测器。为此目的，再次考虑图1300以及用参考数字1304表示的输出电流Idiff。输出电流Idiff的波形（course）由电路1202汲取的电流与由校准电路1204汲取的电流的组合来确定。在所示示例中电路1204包括两个相同形式的单元1206和1208。现在假设将校准电路1204扩展为包括附加数量的这种单元，从而电路1204包括M个由参考数字1206或1208所示类型的相同形式单元。输出电流Idiff的最大值保持等于It，但输出电流Idiff的最小值则变为：负(M+1)乘以It。Idiff的时间平均将为零，以产生控制信号。现在，令信号A与信号B之间的相位差为α乘以π，参数α具有在零与单位一之间的值。因此，为了使输出电流Idiff的时间平均值等于零，表达式α(M+1)=(1-α)要成立。即，对于大小为απ的目的相位差，需要M=1/α个由参考数字1206或1208所示类型的单元。即，将α的值设置为1/M，其中M是整数。例如，为了实现针对π/2N相位差（即，针对等于1/2N的α值）的相位检测器，在校准电路1204中需要M=2N个单元。然后相应地扩展负载平衡电路1402，以将该数目个分接线分配给信号线A、A、B和B。
图15是检测器1200的另一概括1500的图。应注意在检测器1200中，校准电路1204一方面连接至晶体管306与308之间的节点，另一方面连接至电阻器328。现在考虑另外添加校准电路，该校准电路具有一个或多个另外的单元，所述一个或多个另外的单元的配置与单元1206或1208的配置相似。即，所述一个或多个另外的单元连接至电阻器326，每个相应的另外单元包括具有相应的第七主电流路径的相应的第七可控电流源以及具有相应的第八主电流路径的相应的第八可控电流源，所述相应的第七主电流路径和所述相应的第八主电流路径并联在第一输出节点与相应的第二电流源之间；所述相应的第七可控电流源具有用于接收第一输入信号的相应的第七控制输入；以及所述相应的第八可控电流源具有用于接收第二输入信号的相应的第八控制输入。所述一个或多个另外单元连接在一节点与信号线A和B之间，或连接在该节点与信号线A和B之间，其中该节点将电阻器326与晶体管302和304相连。即，所述另外单元接收由晶体管302和304所接收的信号的拷贝。假设校准电路1204包括M个单元，另外的校准电路包括K个另外单元。这样，可以将具有正极性的输出电流Idiff的摆幅设置为(P+1)乘以尾电流It的大小，可以将具有负极性的输出电流Idiff的摆幅设置为(M+1)乘以尾电流It的大小。现在使得将信号A与B之间的相位差设置为α乘以π，参数α具有在零与单位一之间的值。同样，为了使得输出电流Idiff的时间平均值等于零，表达式：α(M+1)=(1-α)(P+1)要成立。因此，如果将α的值设置为(P+1)/(M+P+2)，则Idiff的时间平均是零，从而实现了针对相位差π(P+1)/(M+P+2)的相位检测器。同样，附加的负载平衡电路通过恢复分接线在信号线之间的相等分布，恢复了信号线A、A、B、B上的负载。即，所述附加的负载平衡电路1402包括一个或多个第四单元；每个相应的第四单元包括相应的第十可控电流源，所述相应的第十可控电流源具有连接在相应的第四电流源与相应的第四电阻器之间的第十主电流路径；所述相应的第四电阻器连接至参考电压；以及所述相应的第十可控电流源具有用于接收第三输入信号或第四输入信号的相应的第十控制输入。
可以通过改变电路1202和1204中使用的晶体管的尺寸，例如通过使用并联的两个晶体管以使特定晶体管的有效尺寸加倍，来实现该方案的另一变体。可以通过改变将电路1202和1204连接至信号线的电阻器的电阻，来获得另一变体。另一变体使用可编程连接来选择性地将校准单元（如单元1206和1208）与电路1202相连或断开，以实现具有可编程相位的相位检测器。
本发明可应用于在小型设备中挨着另一接收器/发射器使用从而彼此干扰的所有宽带、低频无线以及广播接收机。因此，本发明尤其可应用于在移动和便携电子设备领域中开发的器件，所述移动和便携电子设备例如是电视前端（便携电视）、移动电视、FM广播、使用CDMA来工作的设备。可以使用本发明解决的共存问题包括：FM与2G、3GDVB-H/T、DVB-SSP，802.11a/b/g/、蓝牙共存；DVB-H/T与2G、3GDVB-H/T、DVB-SSP，802.11a/b/g/、蓝牙共存；T-DMB与2G、3G、802.11a、DVB-H/T共存；ISDB-T与2G、3G、蓝牙、802.11a/b/g、DVB-H/T共存；CDMA45与2G、3G、DVB-H、蓝牙、802.11a/b/g共存。
以实施例的方式在附图中示出了本发明，其中，将单独的晶体管用作基本相位检测器1202中的可控电流源、校准电路1204的单元中的可控电流源以及负载平衡电路1402的单元中的可控电流源。对技术人员应清楚，可以利用多个晶体管来实现单个可控电流源。

Claims (5)

1.一种电子器件，包括电子电路，所述电子电路具有用于检测第一信号与第二信号之间的相位差的相位检测器（1200；1400；1500），其中：
第一信号和第二信号分别都是二进制信号；
第一信号和第二信号是相同形式的；
相位检测器包括用于检测π/2相位差的基本相位检测器（1202）；
所述基本相位检测器包括：
-具有第一主电流路径的第一可控电流源（302）以及具有第二主电流路径的第二可控电流源（304），第一主电流路径和第二主电流路径并联在第一输出与另一电流源（330）之间，其中第一输出节点经由第一电阻器（326）耦接至参考电压；
-具有第三主电流路径的第三可控电流源（306）以及具有第四主电流路径的第四可控电流源（308），第三和第四主电流路径并联在第二输出节点与所述另一电流源之间，其中第二输出节点经由第二电阻器（328）耦接至参考电压；
所述第一可控电流源具有第一控制输入，所述第一控制输入用于接收对第一信号和第二信号的线性组合加以表示的第一输入信号；
所述第二可控电流源具有第二控制输入，所述第二控制输入用于接收对第一信号的逻辑补码与第二信号的逻辑补码的线性组合加以表示的第二输入信号；
所述第三可控电流源具有第三控制输入，所述第三控制输入用于接收对第二信号与第一信号的逻辑补码的线性组合加以表示的第三输入信号；
所述第四可控电流源具有第四控制输入，所述第四控制输入用于接收对第一信号与第二信号的逻辑补码的线性组合加以表示的第四输入信号；
所述相位检测器具有校准电路（1204），所述校准电路（1204）包括连接至第二输出节点的一个或多个第一单元（1206，1208）；
每个相应的第一单元包括具有相应的第五主电流路径的相应的第五可控电流源（332）以及具有相应的第六主电流路径的相应的第六可控电流源（334），其中所述相应的第五主电流路径和所述相应的第六主电流路径并联在第二输出节点与相应的第一电流源之间；
所述相应的第五可控电流源具有用于接收第三输入信号的相应的第五控制输入；以及
所述相应的第六可控电流源具有用于接收第四输入信号的相应的第六控制输入。
2.如权利要求1所述的器件，其中：
相位检测器包括负载平衡电路（1402），所述负载平衡电路（1402）包括一个或多个第三单元；
每个相应的第三单元包括相应的第九可控电流源（502；504；506；508），所述相应的第九可控电流源（502；504；506；508）具有连接在相应的第三电流源（534；536；538；540）与相应的第三电阻器（526；528；530；532）之间的相应的第九主电流路径；
所述相应的第三电阻器连接至参考电压；以及
所述相应的第九可控电流源具有用于接收第一输入信号或第二输入信号的相应的第九控制输入。
3.如权利要求1所述的器件，其中：
校准电路包括连接至第一输出节点的一个或多个第二单元；
每个相应的第二单元包括具有相应的第七主电流路径的相应的第七可控电流源以及具有相应的第八主电流路径的相应的第八可控电流源，所述相应的第七主电流路径和所述相应的第八主电流路径并联在第一输出节点与相应的第二电流源之间；
所述相应的第七可控电流源具有用于接收第一输入信号的相应的第七控制输入；以及
所述相应的第八可控电流源具有用于接收第二输入信号的相应的第八控制输入。
4.如权利要求3所述的器件，其中：
相位检测器包括负载平衡电路（1402），所述负载平衡电路（1402）包括一个或多个第四单元；
每个相应的第四单元包括相应的第十可控电流源，所述相应的第十可控电流源具有连接在相应的第四电流源与相应的第四电阻器之间的第十主电流路径；
所述相应的第四电阻器连接至参考电压；以及
所述相应的第十可控电流源具有用于接收第三输入信号或第四输入信号的相应的第十控制输入。
5.一种电子电路，具有用在如权利要求1、2、3或4所述的器件中的相位检测器。
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Jeffrey A.Weldon等.《A 1.75-GHz highly integrated narrow-band CMOS transmitter with harmonic-rejection mixers》.《IEEE JOURNAL OF SOLID-STATE CIRCUITS》.2001,第36卷(第12期),第2003-2015页.

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