JP3232560B2 - 位相比較回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 description 6
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 4
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- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
- H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
- H03F3/3067—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output with asymmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Amplifiers (AREA)
- Measuring Phase Differences (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、二つの電圧信号を
それらの間の位相差に応じた電流信号に変換する位相比
較回路に関する。
それらの間の位相差に応じた電流信号に変換する位相比
較回路に関する。
【０００２】
【従来の技術】例えば、特開昭６１−７４４０５号公
報、特開昭６２−２９１２１０号公報及び特開平１０−
１４５１５４号公報に示されているように、これまで
に、多くのカレントミラー回路が提案されている。
報、特開昭６２−２９１２１０号公報及び特開平１０−
１４５１５４号公報に示されているように、これまで
に、多くのカレントミラー回路が提案されている。
【０００３】従来のカレントミラー回路の一例を図６乃
至図８に示す。
至図８に示す。
【０００４】図６に示すカレントミラー回路は、ベース
が相互に接続された第一及び第二のＰＮＰトランジスタ
６１、６２と、第一及び第二のＰＮＰトランジスタ６
１、６２の各エミッタにそれぞれ接続された抵抗６３、
６４と、第一のＰＮＰトランジスタ６１のコレクタに接
続された基準電流源６５と、からなっている。第一のＰ
ＮＰトランジスタ６１のベースとコレクタは短絡されて
いる。
が相互に接続された第一及び第二のＰＮＰトランジスタ
６１、６２と、第一及び第二のＰＮＰトランジスタ６
１、６２の各エミッタにそれぞれ接続された抵抗６３、
６４と、第一のＰＮＰトランジスタ６１のコレクタに接
続された基準電流源６５と、からなっている。第一のＰ
ＮＰトランジスタ６１のベースとコレクタは短絡されて
いる。
【０００５】このカレントミラー回路は低電圧でも動作
し得るが、第一及び第二のＰＮＰトランジスタ６１、６
２のベース電流成分が誤差電流となり、カレントミラー
電流の変換効率が良くないという問題を有していた。
し得るが、第一及び第二のＰＮＰトランジスタ６１、６
２のベース電流成分が誤差電流となり、カレントミラー
電流の変換効率が良くないという問題を有していた。
【０００６】すなわち、第一及び第二のＰＮＰトランジ
スタ６１、６２の電流増幅率Ａが低い場合には、第二の
ＰＮＰトランジスタ６２のコレクタから出力されるカレ
ントミラー出力電流が基準電流源６５から供給される基
準電流の値と一致しなくなるという問題を有していた。
スタ６１、６２の電流増幅率Ａが低い場合には、第二の
ＰＮＰトランジスタ６２のコレクタから出力されるカレ
ントミラー出力電流が基準電流源６５から供給される基
準電流の値と一致しなくなるという問題を有していた。
【０００７】また、このカレントミラー回路では、第二
のＰＮＰトランジスタ６２のコレクタとベースとの間の
電圧が増大すると、アーリー効果の影響により、カレン
トミラー電流の変換誤差がおおきくなるという問題をも
有していた。アーリー効果の影響を低減するために、抵
抗６３、６４の値を大きくすると、カレントミラー回路
の低電圧での動作が保証されなくなってしまう。
のＰＮＰトランジスタ６２のコレクタとベースとの間の
電圧が増大すると、アーリー効果の影響により、カレン
トミラー電流の変換誤差がおおきくなるという問題をも
有していた。アーリー効果の影響を低減するために、抵
抗６３、６４の値を大きくすると、カレントミラー回路
の低電圧での動作が保証されなくなってしまう。
【０００８】図７は、図６に示したカレントミラー回路
のベース電流成分による電流変換効率を向上させること
を目的として提案されたカレントミラー回路を示す。図
７に示すカレントミラー回路においては、第一のＰＮＰ
トランジスタ６１のベースとコレクタとを短絡させる代
わりに、第一のＰＮＰトランジスタ６１のベースとコレ
クタとの間に第三のＰＮＰトランジスタ６６が接続され
ている。
のベース電流成分による電流変換効率を向上させること
を目的として提案されたカレントミラー回路を示す。図
７に示すカレントミラー回路においては、第一のＰＮＰ
トランジスタ６１のベースとコレクタとを短絡させる代
わりに、第一のＰＮＰトランジスタ６１のベースとコレ
クタとの間に第三のＰＮＰトランジスタ６６が接続され
ている。
【０００９】第三のＰＮＰトランジスタ６６を設けるこ
とにより、第一及び第二のＰＮＰトランジスタ６１、６
２のベース電流はほぼ１／Ａ2になり、このベース電流
が基準電流源６５に流れるため、カレントミラー電流の
変換誤差を改善することができる。
とにより、第一及び第二のＰＮＰトランジスタ６１、６
２のベース電流はほぼ１／Ａ2になり、このベース電流
が基準電流源６５に流れるため、カレントミラー電流の
変換誤差を改善することができる。
【００１０】しかしながら、図７に示したカレントミラ
ー回路では、電源Ｖｃｃ、Ｖｓｓ間に２個のＰＮＰトラ
ンジスタ６１（又は６２）、６６がベース及びエミッタ
を介して直列に挿入されているため、低電圧でのカレン
トミラー回路の動作とは両立しない。
ー回路では、電源Ｖｃｃ、Ｖｓｓ間に２個のＰＮＰトラ
ンジスタ６１（又は６２）、６６がベース及びエミッタ
を介して直列に挿入されているため、低電圧でのカレン
トミラー回路の動作とは両立しない。
【００１１】これに対して、低電圧での動作を可能にし
た、いわゆるウィルソン型カレントミラー回路を図８に
示す。
た、いわゆるウィルソン型カレントミラー回路を図８に
示す。
【００１２】図８に示したカレントミラー回路は、ベー
スが相互に接続された第一及び第二のＰＮＰトランジス
タ６７、６８と、ベースが相互に接続された第三及び第
四のＰＮＰトランジスタ６９、７０と、第三のＰＮＰト
ランジスタ６９のコレクタに接続された定電流源７１
と、からなっている。第二及び第三のＰＮＰトランジス
タ６８、６９のベースとコレクタとはそれぞれ短絡され
ている。
スが相互に接続された第一及び第二のＰＮＰトランジス
タ６７、６８と、ベースが相互に接続された第三及び第
四のＰＮＰトランジスタ６９、７０と、第三のＰＮＰト
ランジスタ６９のコレクタに接続された定電流源７１
と、からなっている。第二及び第三のＰＮＰトランジス
タ６８、６９のベースとコレクタとはそれぞれ短絡され
ている。
【００１３】このカレントミラー回路によれば、図７に
示した回路よりも電流変換効率を向上させることができ
る。
示した回路よりも電流変換効率を向上させることができ
る。
【００１４】
【発明が解決しようとする課題】以上のように、カレン
トミラー回路は、低電圧での動作と電流変換効率の向上
との双方を同時に満足させることは困難であるという問
題を有していた。
トミラー回路は、低電圧での動作と電流変換効率の向上
との双方を同時に満足させることは困難であるという問
題を有していた。
【００１５】図９に、カレントミラー回路を有する位相
比較回路の一例を示す。この位相比較回路は、入力され
る二つの電圧信号をそれらの間の位相差に応じた電流信
号に変換する回路である。 図９に示した位相比較回路
は１４個のトランジスタＱ１乃至Ｑ１４を備えている。
比較回路の一例を示す。この位相比較回路は、入力され
る二つの電圧信号をそれらの間の位相差に応じた電流信
号に変換する回路である。 図９に示した位相比較回路
は１４個のトランジスタＱ１乃至Ｑ１４を備えている。
【００１６】二つの電圧信号Ｖｉｎ１及びＶｉｎ２はそ
れぞれ端子１０及び１１を介して本位相比較回路に入力
される。電圧信号Ｖｉｎ１は第七ＰＮＰトランジスタＱ
７及び第八ＰＮＰトランジスタＱ８の各ベース及び第九
ＰＮＰトランジスタＱ９及び第十ＰＮＰトランジスタＱ
１０の各ベースに印加される。同様に、電圧信号Ｖｉｎ
２は第十一ＰＮＰトランジスタＱ１１及び第十二ＰＮＰ
トランジスタＱ１２の各ベースに印加される。
れぞれ端子１０及び１１を介して本位相比較回路に入力
される。電圧信号Ｖｉｎ１は第七ＰＮＰトランジスタＱ
７及び第八ＰＮＰトランジスタＱ８の各ベース及び第九
ＰＮＰトランジスタＱ９及び第十ＰＮＰトランジスタＱ
１０の各ベースに印加される。同様に、電圧信号Ｖｉｎ
２は第十一ＰＮＰトランジスタＱ１１及び第十二ＰＮＰ
トランジスタＱ１２の各ベースに印加される。
【００１７】第一ＰＮＰトランジスタＱ１のエミッタは
電源電圧Ｖｃｃに接続され、コレクタは第二ＰＮＰトラ
ンジスタＱ２のベース、第七ＮＰＮトランジスタＱ７の
コレクタ及び第九ＮＰＮトランジスタＱ９のコレクタに
接続されている。第一ＰＮＰトランジスタＱ１のコレク
タ電流が基準電流Ｉｒｅｆとして第七ＮＰＮトランジス
タＱ７のコレクタに供給される。第二ＰＮＰトランジス
タＱ２のエミッタは第一ＰＮＰトランジスタＱ１及び第
六ＰＮＰトランジスタＱ６のベースにそれぞれ接続され
ている。
電源電圧Ｖｃｃに接続され、コレクタは第二ＰＮＰトラ
ンジスタＱ２のベース、第七ＮＰＮトランジスタＱ７の
コレクタ及び第九ＮＰＮトランジスタＱ９のコレクタに
接続されている。第一ＰＮＰトランジスタＱ１のコレク
タ電流が基準電流Ｉｒｅｆとして第七ＮＰＮトランジス
タＱ７のコレクタに供給される。第二ＰＮＰトランジス
タＱ２のエミッタは第一ＰＮＰトランジスタＱ１及び第
六ＰＮＰトランジスタＱ６のベースにそれぞれ接続され
ている。
【００１８】第七ＮＰＮトランジスタＱ７及び第八ＮＰ
ＮトランジスタＱ８の各エミッタは第十一ＮＰＮトラン
ジスタＱ１１のコレクタに接続されており、第九ＮＰＮ
トランジスタＱ９及び第十ＮＰＮトランジスタＱ１０の
各エミッタは第十二ＮＰＮトランジスタＱ１２のコレク
タに接続されている。第十一ＮＰＮトランジスタＱ１１
及び第十二ＮＰＮトランジスタＱ１２の各エミッタは定
電流源１２に接続されている。
ＮトランジスタＱ８の各エミッタは第十一ＮＰＮトラン
ジスタＱ１１のコレクタに接続されており、第九ＮＰＮ
トランジスタＱ９及び第十ＮＰＮトランジスタＱ１０の
各エミッタは第十二ＮＰＮトランジスタＱ１２のコレク
タに接続されている。第十一ＮＰＮトランジスタＱ１１
及び第十二ＮＰＮトランジスタＱ１２の各エミッタは定
電流源１２に接続されている。
【００１９】第三ＰＮＰトランジスタＱ３のエミッタは
電源電圧Ｖｃｃに接続されており、コレクタは第四ＰＮ
ＰトランジスタＱ４のベース、第十ＮＰＮトランジスタ
Ｑ１０のコレクタ及び第八ＮＰＮトランジスタＱ８のコ
レクタに接続されている。
電源電圧Ｖｃｃに接続されており、コレクタは第四ＰＮ
ＰトランジスタＱ４のベース、第十ＮＰＮトランジスタ
Ｑ１０のコレクタ及び第八ＮＰＮトランジスタＱ８のコ
レクタに接続されている。
【００２０】第三ＰＮＰトランジスタＱ３のベースは第
四ＰＮＰトランジスタＱ４のエミッタ及び第五ＰＮＰト
ランジスタＱ５のベースにそれぞれ接続されている。第
五ＰＮＰトランジスタＱ５のエミッタは電源電圧Ｖｃｃ
に接続されており、コレクタは第十四ＮＰＮトランジス
タＱ１４のベース及び第十三ＮＰＮトランジスタＱ１３
のコレクタに接続されている。
四ＰＮＰトランジスタＱ４のエミッタ及び第五ＰＮＰト
ランジスタＱ５のベースにそれぞれ接続されている。第
五ＰＮＰトランジスタＱ５のエミッタは電源電圧Ｖｃｃ
に接続されており、コレクタは第十四ＮＰＮトランジス
タＱ１４のベース及び第十三ＮＰＮトランジスタＱ１３
のコレクタに接続されている。
【００２１】第六ＰＮＰトランジスタＱ６のエミッタは
電源電圧Ｖｃｃに接続されており、コレクタは第十五Ｎ
ＰＮトランジスタＱ１５のコレクタに接続されている。
電源電圧Ｖｃｃに接続されており、コレクタは第十五Ｎ
ＰＮトランジスタＱ１５のコレクタに接続されている。
【００２２】第十四ＮＰＮトランジスタＱ１４のコレク
タは電源電圧Ｖｃｃに接続されており、第十四ＮＰＮト
ランジスタＱ１４のエミッタは第十三ＮＰＮトランジス
タＱ１３及び第十五ＮＰＮトランジスタＱ１５の各ベー
スに接続されている。
タは電源電圧Ｖｃｃに接続されており、第十四ＮＰＮト
ランジスタＱ１４のエミッタは第十三ＮＰＮトランジス
タＱ１３及び第十五ＮＰＮトランジスタＱ１５の各ベー
スに接続されている。
【００２３】第二ＰＮＰトランジスタＱ２のコレクタ、
第四ＰＮＰトランジスタＱ４のコレクタ、第十三ＮＰＮ
トランジスタＱ１３のエミッタ、第十五ＮＰＮトランジ
スタＱ１５のエミッタはそれぞれ接地されている。
第四ＰＮＰトランジスタＱ４のコレクタ、第十三ＮＰＮ
トランジスタＱ１３のエミッタ、第十五ＮＰＮトランジ
スタＱ１５のエミッタはそれぞれ接地されている。
【００２４】図９に示した、カレントミラー回路を備え
る位相比較回路においては、第六ＰＮＰトランジスタＱ
６のコレクタ電流が出力電流Ｉａとして取り出される。
る位相比較回路においては、第六ＰＮＰトランジスタＱ
６のコレクタ電流が出力電流Ｉａとして取り出される。
【００２５】上述のように、カレントミラー回路におい
ては、ベース電流に起因して、基準電流Ｉｒｅｆと出力
電流Ｉａとの間に電流誤差（電流オフセット）が生じ
る。このため、図９に示した位相比較回路においては、
ベース電流の補償用トランジスタとして第一のＰＮＰト
ランジスタＱ１が設けられている。
ては、ベース電流に起因して、基準電流Ｉｒｅｆと出力
電流Ｉａとの間に電流誤差（電流オフセット）が生じ
る。このため、図９に示した位相比較回路においては、
ベース電流の補償用トランジスタとして第一のＰＮＰト
ランジスタＱ１が設けられている。
【００２６】しかしながら、ベース電流補償用トランジ
スタとしての第一のＰＮＰトランジスタＱ１の存在によ
って、本位相回路を駆動するために、電源電圧Ｖｃｃを
高いレベルに設定しなければならないという問題が生じ
ていた。
スタとしての第一のＰＮＰトランジスタＱ１の存在によ
って、本位相回路を駆動するために、電源電圧Ｖｃｃを
高いレベルに設定しなければならないという問題が生じ
ていた。
【００２７】例えば、特開昭６３−１６４６０３号公報
や特開平９−１６２７２１号公報も、上記の位相比較回
路と同様の目的を有する回路を提案しているが、同様
に、電源電圧Ｖｃｃを高く設定しなければならないとい
う問題を内包している。
や特開平９−１６２７２１号公報も、上記の位相比較回
路と同様の目的を有する回路を提案しているが、同様
に、電源電圧Ｖｃｃを高く設定しなければならないとい
う問題を内包している。
【００２８】本発明は以上のような問題点に鑑みてなさ
れたものであり、基準電流と出力電流との間の電流誤差
を補償することができるとともに、低電圧であっても作
動することができる位相比較回路を提供することを目的
とする。
れたものであり、基準電流と出力電流との間の電流誤差
を補償することができるとともに、低電圧であっても作
動することができる位相比較回路を提供することを目的
とする。
【００２９】
【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、カレントミラー回路を
備える位相比較回路であって、第一の極性を有する第一
のトランジスタと、第一の極性を有する第二のトランジ
スタと、第一のトランジスタのコレクタと第二のトラン
ジスタのベースとの間に配置された第二の極性を有する
第三のトランジスタと、第三のトランジスタのエミッタ
に接続された定電流源と、第三のトランジスタのエミッ
タに接続され、基準電流と折り返される電流との間の誤
差を検出し、前記定電流源に帰還をかける可変定電流回
路と、を備えることを特徴とする位相比較回路を提供す
る。
め、本発明のうち、請求項１は、カレントミラー回路を
備える位相比較回路であって、第一の極性を有する第一
のトランジスタと、第一の極性を有する第二のトランジ
スタと、第一のトランジスタのコレクタと第二のトラン
ジスタのベースとの間に配置された第二の極性を有する
第三のトランジスタと、第三のトランジスタのエミッタ
に接続された定電流源と、第三のトランジスタのエミッ
タに接続され、基準電流と折り返される電流との間の誤
差を検出し、前記定電流源に帰還をかける可変定電流回
路と、を備えることを特徴とする位相比較回路を提供す
る。
【００３０】図１は本発明に係る位相比較回路の原理を
示す回路図である。以下、図１を参照して、請求項１に
係る位相比較回路の機能を説明する。
示す回路図である。以下、図１を参照して、請求項１に
係る位相比較回路の機能を説明する。
【００３１】先ず、作動電圧を低くすることができる点
について以下に説明する。
について以下に説明する。
【００３２】本位相比較回路は４個のトランジスタＱ１
乃至Ｑ４と１個の定電流源２０とを備えている。第一の
トランジスタとしての第一ＰＮＰトランジスタＱ１のベ
ースは第二のトランジスタとしての第二ＰＮＰトランジ
スタＱ２のエミッタ及び第四ＰＮＰトランジスタＱ４の
ベースにそれぞれ接続されている。
乃至Ｑ４と１個の定電流源２０とを備えている。第一の
トランジスタとしての第一ＰＮＰトランジスタＱ１のベ
ースは第二のトランジスタとしての第二ＰＮＰトランジ
スタＱ２のエミッタ及び第四ＰＮＰトランジスタＱ４の
ベースにそれぞれ接続されている。
【００３３】第一ＰＮＰトランジスタＱ１のエミッタは
第三のトランジスタとしての第三ＮＰＮトランジスタＱ
３のコレクタ及び第四ＰＮＰトランジスタＱ４のエミッ
タにそれぞれ接続され、第一ＰＮＰトランジスタＱ１の
コレクタは第三ＮＰＮトランジスタＱ３のベースに接続
されている。
第三のトランジスタとしての第三ＮＰＮトランジスタＱ
３のコレクタ及び第四ＰＮＰトランジスタＱ４のエミッ
タにそれぞれ接続され、第一ＰＮＰトランジスタＱ１の
コレクタは第三ＮＰＮトランジスタＱ３のベースに接続
されている。
【００３４】第三ＮＰＮトランジスタＱ３のエミッタは
第二ＰＮＰトランジスタＱ２のベース及び定電流源２０
にそれぞれ接続されている。
第二ＰＮＰトランジスタＱ２のベース及び定電流源２０
にそれぞれ接続されている。
【００３５】第二ＰＮＰトランジスタＱ２のコレクタは
接地されている。第一ＰＮＰトランジスタＱ１のコレク
タ電流が基準電流Ｉｒｅｆとして、第四ＰＮＰトランジ
スタＱ４のコレクタ電流が出力電流Ｉｏｕｔとしてそれ
ぞれ取り出される。
接地されている。第一ＰＮＰトランジスタＱ１のコレク
タ電流が基準電流Ｉｒｅｆとして、第四ＰＮＰトランジ
スタＱ４のコレクタ電流が出力電流Ｉｏｕｔとしてそれ
ぞれ取り出される。
【００３６】第一ＰＮＰトランジスタＱ１はベース電流
補償用のトランジスタである。本位相比較回路は、第一
ＰＮＰトランジスタＱ１のコレクタと第二ＰＮＰトラン
ジスタＱ２のベースとの間に第三ＮＰＮトランジスタＱ
３及び定電流源２０を配置したことを特徴とするもので
ある。 図１に示す位相比較回路においては、第一乃至
第三トランジスタＱ１−Ｑ３のベースとエミッタとの間
の電位ＶBEはコレクタに流れる電流Ｉｃを用いて次式に
従って決定される。
補償用のトランジスタである。本位相比較回路は、第一
ＰＮＰトランジスタＱ１のコレクタと第二ＰＮＰトラン
ジスタＱ２のベースとの間に第三ＮＰＮトランジスタＱ
３及び定電流源２０を配置したことを特徴とするもので
ある。 図１に示す位相比較回路においては、第一乃至
第三トランジスタＱ１−Ｑ３のベースとエミッタとの間
の電位ＶBEはコレクタに流れる電流Ｉｃを用いて次式に
従って決定される。
【００３７】ＶBE∝ＶＴｌｎ（ＩC／ＩS） 従って、第三ＰＮＰトランジスタＱ３のコレクタ電位Ｖ
2は Ｖ2＝ＶCC−ＶBE2−ＶBE1＋ＶBE3 と表される。ここで、ＶCCは電源電圧、ＶBE1、ＶBE2、
ＶBE3はそれぞれ第一乃至第三トランジスタＱ１、Ｑ
２、Ｑ３のベース−エミッタ間の電圧である。
2は Ｖ2＝ＶCC−ＶBE2−ＶBE1＋ＶBE3 と表される。ここで、ＶCCは電源電圧、ＶBE1、ＶBE2、
ＶBE3はそれぞれ第一乃至第三トランジスタＱ１、Ｑ
２、Ｑ３のベース−エミッタ間の電圧である。
【００３８】例えば、第一乃至第三トランジスタＱ１、
Ｑ２、Ｑ３のベース−エミッタ間の電圧が全て等しいと
すると、すなわち、ＶBE1＝ＶBE2＝ＶBE3＝ＶBEである
とすると Ｖ2＝ＶCC−ＶBE ∴ ＶCC＝Ｖ2＋ＶBE となり、第三ＮＰＮトランジスタＱ３のベースとコレク
タとを短絡したことと等価になる。 図９に示した従来
の位相比較回路においては、ベース電流補償用ＰＮＰト
ランジスタＱ１を付加することにより、第三ＮＰＮトラ
ンジスタＱ３のコレクタ電位Ｖ2が Ｖ2＝ＶCC−２ＶBE ∴ ＶCC＝Ｖ2＋２ＶBE となりＶCCを高く設定しなければならなかった。
Ｑ２、Ｑ３のベース−エミッタ間の電圧が全て等しいと
すると、すなわち、ＶBE1＝ＶBE2＝ＶBE3＝ＶBEである
とすると Ｖ2＝ＶCC−ＶBE ∴ ＶCC＝Ｖ2＋ＶBE となり、第三ＮＰＮトランジスタＱ３のベースとコレク
タとを短絡したことと等価になる。 図９に示した従来
の位相比較回路においては、ベース電流補償用ＰＮＰト
ランジスタＱ１を付加することにより、第三ＮＰＮトラ
ンジスタＱ３のコレクタ電位Ｖ2が Ｖ2＝ＶCC−２ＶBE ∴ ＶCC＝Ｖ2＋２ＶBE となりＶCCを高く設定しなければならなかった。
【００３９】これに対して、本発明に係る位相比較回路
においては、第三ＮＰＮトランジスタＱ３におけるベー
スとエミッタ間の電圧ＶBEが一段分減少するため、その
分だけＶCCを低くすることが可能となる。
においては、第三ＮＰＮトランジスタＱ３におけるベー
スとエミッタ間の電圧ＶBEが一段分減少するため、その
分だけＶCCを低くすることが可能となる。
【００４０】次に、本発明に係る位相比較回路が出力オ
フセット電流を補償することができる点について説明す
る。
フセット電流を補償することができる点について説明す
る。
【００４１】図９に示した従来の位相比較回路におい
て、例えば、ブランチ１における基準電流Ｉｒｅｆ（第
一ＰＮＰトランジスタのコレクタ電流）とブランチ２に
おける出力電流Ｉａ（第六ＰＮＰトランジスタのコレク
タ電流）の関係は次式によって表される。
て、例えば、ブランチ１における基準電流Ｉｒｅｆ（第
一ＰＮＰトランジスタのコレクタ電流）とブランチ２に
おける出力電流Ｉａ（第六ＰＮＰトランジスタのコレク
タ電流）の関係は次式によって表される。
【００４２】 Ｉａ＝Ｉｒｅｆ／（１＋２／ｈＦＥ（ｈＦＥ＋１）） 従って、基準電流Ｉｒｅｆと出力電流Ｉａとの間には、
ｈＦＥ2の誤差が生じる。なお、上式においてｈＦＥは
ＰＮＰトランジスタの順方向電流利得である。
ｈＦＥ2の誤差が生じる。なお、上式においてｈＦＥは
ＰＮＰトランジスタの順方向電流利得である。
【００４３】これに対して、図１に示した本発明に係る
位相比較回路においては、次のような方程式が成り立
つ。
位相比較回路においては、次のような方程式が成り立
つ。
【００４４】 Ｉｒｅｆ＝ＩＣ１−ＩＢ３ ＩＣ１＝ＩＢ１×ＨＦＥ Ｉｏｕｔ＝ＩＢ４×ＨＦＥ ＩＢ１＋ＩＢ４＝（ＨＦＥ＋１）×ＩＢ２ Ｉａｊ＝ＩＢ２＋ＩＢ３（ｈＦＥ＋１） 上式において、ＨＦＥは各ＰＮＰトランジスタの電流増
幅率であり、ｈＦＥは各ＮＰＮトランジスタの電流増幅
率である。
幅率であり、ｈＦＥは各ＮＰＮトランジスタの電流増幅
率である。
【００４５】上式の方程式を、 Ｉｒｅｆ＝Ｉｏｕｔ になる条件のもとで解析すると、以下の結果が得られ
る。
る。
【００４６】 Ｉａｊ＝Ａ×ＩＣ１＋Ｂ×Ｉｒｅｆ （１） Ａ＝（１＋ＨＦＥ（ＨＦＥ＋１）（ｈＦＥ＋１））／Ｈ
ＦＥ（ＨＦＥ＋１） Ｂ＝（１-ＨＦＥ（ＨＦＥ＋１）（ｈＦＥ＋１））／Ｈ
ＦＥ（ＨＦＥ＋１） 従って、（１）の関係式が成り立つように、Ｉａｊの電
流を決定すれば、出力オフセット電流を補償することが
可能になる。
ＦＥ（ＨＦＥ＋１） Ｂ＝（１-ＨＦＥ（ＨＦＥ＋１）（ｈＦＥ＋１））／Ｈ
ＦＥ（ＨＦＥ＋１） 従って、（１）の関係式が成り立つように、Ｉａｊの電
流を決定すれば、出力オフセット電流を補償することが
可能になる。
【００４７】以上のように、本請求項に係る位相比較回
路によれば、基準電流と出力電流との間のオフセット電
流を補償しつつ、低電圧で作動することが可能になる。
路によれば、基準電流と出力電流との間のオフセット電
流を補償しつつ、低電圧で作動することが可能になる。
【００４８】さらに、可変定電流回路を設けることによ
り、基準電流と出力電流との間のオフセット電流をより
減少させることができ、基準電流と出力電流とをより一
層等しい値に近づけることができる。
り、基準電流と出力電流との間のオフセット電流をより
減少させることができ、基準電流と出力電流とをより一
層等しい値に近づけることができる。
【００４９】
【００５０】
【００５１】
【００５２】請求項２に記載されているように、例え
ば、第一の極性はＰＮＰ型であり、第二の極性はＮＰＮ
型とすることができる。
ば、第一の極性はＰＮＰ型であり、第二の極性はＮＰＮ
型とすることができる。
【００５３】あるいは、請求項３に記載されているよう
に、第一の極性はＮＰＮ型であり、第二の極性はＰＮＰ
型とすることもできる。
に、第一の極性はＮＰＮ型であり、第二の極性はＰＮＰ
型とすることもできる。
【００５４】
【発明の実施の形態】図２は、本発明に係る位相比較回
路の第一の実施形態の回路図である。なお、図２におい
て、図９に示した従来の位相比較回路と同様の構成要素
は同一の参照符号をもって表す。
路の第一の実施形態の回路図である。なお、図２におい
て、図９に示した従来の位相比較回路と同様の構成要素
は同一の参照符号をもって表す。
【００５５】第一の実施形態に係る位相比較回路におい
ては、第一ＰＮＰトランジスタＱ１のコレクタと第二Ｐ
ＮＰトランジスタＱ２のベースとの間に第一六ＮＰＮト
ランジスタＱ１６と定電流源２１とが挿入されている。
ては、第一ＰＮＰトランジスタＱ１のコレクタと第二Ｐ
ＮＰトランジスタＱ２のベースとの間に第一六ＮＰＮト
ランジスタＱ１６と定電流源２１とが挿入されている。
【００５６】また、第五ＰＮＰトランジスタＱ５のコレ
クタと第七ＰＮＰトランジスタＱ７のベースとの間に第
一七ＮＰＮトランジスタＱ１７と定電流源２２とが挿入
されている。
クタと第七ＰＮＰトランジスタＱ７のベースとの間に第
一七ＮＰＮトランジスタＱ１７と定電流源２２とが挿入
されている。
【００５７】本実施形態に係る位相比較回路の構造は、
第一六ＮＰＮトランジスタＱ１６と定電流源２１並びに
第一七ＮＰＮトランジスタＱ１７と定電流源２２を新た
に設けたこと以外は、図９に示した従来の位相比較回路
の構造と同じである。
第一六ＮＰＮトランジスタＱ１６と定電流源２１並びに
第一七ＮＰＮトランジスタＱ１７と定電流源２２を新た
に設けたこと以外は、図９に示した従来の位相比較回路
の構造と同じである。
【００５８】本実施形態に係る位相比較回路の動作は基
本的には図９に示した従来の位相比較回路と同様であ
る。すなわち、二つの電圧信号Ｖｉｎ１及びＶｉｎ２は
それぞれ端子１０及び１１を介して本位相比較回路に入
力される。入力されたこれら二つの電圧信号Ｖｉｎ１及
びＶｉｎ２は、本位相比較回路によって、それらの間の
位相差に応じた電流信号に変換され、出力電流Ｉｏｕｔ
として出力される。
本的には図９に示した従来の位相比較回路と同様であ
る。すなわち、二つの電圧信号Ｖｉｎ１及びＶｉｎ２は
それぞれ端子１０及び１１を介して本位相比較回路に入
力される。入力されたこれら二つの電圧信号Ｖｉｎ１及
びＶｉｎ２は、本位相比較回路によって、それらの間の
位相差に応じた電流信号に変換され、出力電流Ｉｏｕｔ
として出力される。
【００５９】本実施形態に係る位相比較回路によれば、
上述したように、低電圧で動作可能であるとともに、オ
フセット電流の補償が可能である。
上述したように、低電圧で動作可能であるとともに、オ
フセット電流の補償が可能である。
【００６０】図３は、本発明に係る位相比較回路の第二
の実施形態の回路図である。なお、図３において、図２
に示した第一の実施形態に係る位相比較回路と同様の構
成要素は同一の参照符号をもって表す。
の実施形態の回路図である。なお、図３において、図２
に示した第一の実施形態に係る位相比較回路と同様の構
成要素は同一の参照符号をもって表す。
【００６１】第二の実施形態に係る位相比較回路におい
ては、第一三ＮＰＮトランジスタＱ１３のコレクタと第
一四ＮＰＮトランジスタＱ１４のベースとの間に第一八
ＰＮＰトランジスタＱ１８と定電流源２３とが挿入され
ている。
ては、第一三ＮＰＮトランジスタＱ１３のコレクタと第
一四ＮＰＮトランジスタＱ１４のベースとの間に第一八
ＰＮＰトランジスタＱ１８と定電流源２３とが挿入され
ている。
【００６２】本実施形態に係る位相比較回路の構造は、
第一八ＰＮＰトランジスタＱ１８と定電流源２３とを新
たに設けたこと以外は、図２に示した第一の実施形態に
係る位相比較回路の構造と同じである。
第一八ＰＮＰトランジスタＱ１８と定電流源２３とを新
たに設けたこと以外は、図２に示した第一の実施形態に
係る位相比較回路の構造と同じである。
【００６３】本実施形態に係る位相比較回路の動作は第
一の実施形態に係る位相比較回路の動作と同じである。
一の実施形態に係る位相比較回路の動作と同じである。
【００６４】本実施形態に係る位相比較回路によれば、
第一の実施形態に係る位相比較回路と比べて、より一層
のオフセット電流の補償が可能である。
第一の実施形態に係る位相比較回路と比べて、より一層
のオフセット電流の補償が可能である。
【００６５】図４は、本発明に係る位相比較回路の第三
の実施形態の回路図である。なお、図４において、図３
に示した第二の実施形態に係る位相比較回路と同様の構
成要素は同一の参照符号をもって表す。
の実施形態の回路図である。なお、図４において、図３
に示した第二の実施形態に係る位相比較回路と同様の構
成要素は同一の参照符号をもって表す。
【００６６】第三の実施形態に係る位相比較回路におい
ては、第一ＰＮＰトランジスタＱ１、第三ＰＮＰトラン
ジスタＱ３、第五ＰＮＰトランジスタＱ５、第六ＰＮＰ
トランジスタＱ６、第一三ＮＰＮトランジスタＱ１３、
第一五ＮＰＮトランジスタＱ１５の各エミッタには抵抗
２４、２５、２６、２７、２８、２９がそれぞれ接続さ
れている。
ては、第一ＰＮＰトランジスタＱ１、第三ＰＮＰトラン
ジスタＱ３、第五ＰＮＰトランジスタＱ５、第六ＰＮＰ
トランジスタＱ６、第一三ＮＰＮトランジスタＱ１３、
第一五ＮＰＮトランジスタＱ１５の各エミッタには抵抗
２４、２５、２６、２７、２８、２９がそれぞれ接続さ
れている。
【００６７】本実施形態に係る位相比較回路の構造は、
これらの抵抗２４、２５、２６、２７、２８、２９を新
たに設けたこと以外は、図３に示した第二の実施形態に
係る位相比較回路の構造と同じである。
これらの抵抗２４、２５、２６、２７、２８、２９を新
たに設けたこと以外は、図３に示した第二の実施形態に
係る位相比較回路の構造と同じである。
【００６８】本実施形態に係る位相比較回路の動作は第
一の実施形態に係る位相比較回路の動作と同じである。
一の実施形態に係る位相比較回路の動作と同じである。
【００６９】本実施形態に係る位相比較回路によれば、
各トランジスタのエミッタ電位を所定値に維持すること
が可能になり、製造プロセスに起因したエミッタ電流の
バラツキを減少させることができる。
各トランジスタのエミッタ電位を所定値に維持すること
が可能になり、製造プロセスに起因したエミッタ電流の
バラツキを減少させることができる。
【００７０】図５は、本発明に係る位相比較回路の第四
の実施形態の回路図である。なお、図５において、図３
に示した第二の実施形態に係る位相比較回路と同様の構
成要素は同一の参照符号をもって表す。
の実施形態の回路図である。なお、図５において、図３
に示した第二の実施形態に係る位相比較回路と同様の構
成要素は同一の参照符号をもって表す。
【００７１】第四の実施形態に係る位相比較回路におい
ては、第一乃至第三の電流検出器３０、３１、３２が設
けられている。
ては、第一乃至第三の電流検出器３０、３１、３２が設
けられている。
【００７２】第一の電流検出器３０は、第一ＰＮＰトラ
ンジスタＱ１のコレクタと、第一六ＮＰＮトランジスタ
Ｑ１６のエミッタと、第六ＰＮＰトランジスタＱ６のコ
レクタとにそれぞれ接続されている。第一の電流検出器
３０は基準電流と折り返される電流との間の誤差を検出
し、その誤差を定電流源２１に対して帰還させている。
ンジスタＱ１のコレクタと、第一六ＮＰＮトランジスタ
Ｑ１６のエミッタと、第六ＰＮＰトランジスタＱ６のコ
レクタとにそれぞれ接続されている。第一の電流検出器
３０は基準電流と折り返される電流との間の誤差を検出
し、その誤差を定電流源２１に対して帰還させている。
【００７３】第二の電流検出器３１は、第三ＰＮＰトラ
ンジスタＱ３のコレクタ及び第十ＮＰＮトランジスタＱ
１０のコレクタと、第十七ＮＰＮトランジスタＱ１７の
エミッタと、第五ＰＮＰトランジスタＱ５のコレクタ及
び第十三ＮＰＮトランジスタＱ１３のコレクタと、にそ
れぞれ接続されている。第二の電流検出器３１は基準電
流と折り返される電流との間の誤差を検出し、その誤差
を定電流源２２に対して帰還させている。
ンジスタＱ３のコレクタ及び第十ＮＰＮトランジスタＱ
１０のコレクタと、第十七ＮＰＮトランジスタＱ１７の
エミッタと、第五ＰＮＰトランジスタＱ５のコレクタ及
び第十三ＮＰＮトランジスタＱ１３のコレクタと、にそ
れぞれ接続されている。第二の電流検出器３１は基準電
流と折り返される電流との間の誤差を検出し、その誤差
を定電流源２２に対して帰還させている。
【００７４】第三の電流検出器３２は、第六ＰＮＰトラ
ンジスタＱ６のコレクタ及び第十五ＮＰＮトランジスタ
Ｑ１５のコレクタと、第十八ＰＮＰトランジスタＱ１８
のエミッタと、第五ＰＮＰトランジスタＱ５のコレクタ
及び第十三ＮＰＮトランジスタＱ１３のコレクタと、に
それぞれ接続されている。第三の電流検出器３２は基準
電流と折り返される電流との間の誤差を検出し、その誤
差を定電流源２３に対して帰還させている。
ンジスタＱ６のコレクタ及び第十五ＮＰＮトランジスタ
Ｑ１５のコレクタと、第十八ＰＮＰトランジスタＱ１８
のエミッタと、第五ＰＮＰトランジスタＱ５のコレクタ
及び第十三ＮＰＮトランジスタＱ１３のコレクタと、に
それぞれ接続されている。第三の電流検出器３２は基準
電流と折り返される電流との間の誤差を検出し、その誤
差を定電流源２３に対して帰還させている。
【００７５】本実施形態に係る位相比較回路の構造は、
第一乃至第三の電流検出器３０、３１、３２を新たに設
けたこと以外は、図３に示した第二の実施形態に係る位
相比較回路の構造と同じである。
第一乃至第三の電流検出器３０、３１、３２を新たに設
けたこと以外は、図３に示した第二の実施形態に係る位
相比較回路の構造と同じである。
【００７６】本実施形態に係る位相比較回路の動作は第
一の実施形態に係る位相比較回路の動作と同じである。
一の実施形態に係る位相比較回路の動作と同じである。
【００７７】本実施形態に係る位相比較回路によれば、
各定電流源２１、２２、２３に電流誤差の検出値を帰還
させることにより、第十六ＰＮＰトランジスタＱ１６及
び第十七ＰＮＰトランジスタＱ１７の各エミッタ電流Ｉ
ａｊ、並びに、第十八ＰＮＰトランジスタＱ１８のコレ
クタ電流Ｉａｊを調整することができるので、第二の実
施形態に係る位相比較回路と比較して、より一層の出力
電流オフセットの補償を行なうことができる。
各定電流源２１、２２、２３に電流誤差の検出値を帰還
させることにより、第十六ＰＮＰトランジスタＱ１６及
び第十七ＰＮＰトランジスタＱ１７の各エミッタ電流Ｉ
ａｊ、並びに、第十八ＰＮＰトランジスタＱ１８のコレ
クタ電流Ｉａｊを調整することができるので、第二の実
施形態に係る位相比較回路と比較して、より一層の出力
電流オフセットの補償を行なうことができる。
【００７８】
【発明の効果】以上のように、本発明に係る位相比較回
路によれば、基準電流と出力電流との間のオフセット電
流を補償しつつ、低電圧で作動させることが可能にな
る。
路によれば、基準電流と出力電流との間のオフセット電
流を補償しつつ、低電圧で作動させることが可能にな
る。
【図１】本発明の原理を示す位相比較回路の回路図であ
る。
る。
【図２】本発明の第一の実施形態に係る位相比較回路の
回路図である。
回路図である。
【図３】本発明の第二の実施形態に係る位相比較回路の
回路図である。
回路図である。
【図４】本発明の第三の実施形態に係る位相比較回路の
回路図である。
回路図である。
【図５】本発明の第四の実施形態に係る位相比較回路の
回路図である。
回路図である。
【図６】第一の従来のカレントミラー回路の回路図であ
る。
る。
【図７】第二の従来のカレントミラー回路の回路図であ
る。
る。
【図８】第三の従来のカレントミラー回路の回路図であ
る。
る。
【図９】従来の位相比較回路の回路図である。
１０、１１ 端子 １２、２０、２１、２２、２３ 定電流源 Ｑ１−Ｑ１８ トランジスタ ２４、２５、２６、２７、２８、２９ 抵抗 ３０、３１、３２ 電流検出器 ６１、６２、６６、６７、６８、６９、７０ トランジ
スタ ６３、６４ 抵抗 ６５、７１ 定電流源
スタ ６３、６４ 抵抗 ６５、７１ 定電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 13/00 H03F 3/343
Claims (3)
- 【請求項１】 カレントミラー回路を備える位相比較回
路であって、 第一の極性を有する第一のトランジスタと、 第一の極性を有する第二のトランジスタと、 前記第一のトランジスタのコレクタと前記第二のトラン
ジスタのベースとの間に配置された第二の極性を有する
第三のトランジスタと、 前記第三のトランジスタのエミッタに接続された定電流
源と、 前記第三のトランジスタのエミッタに接続され、基準電
流と折り返される電流との間の誤差を検出し、前記定電
流源に帰還をかける可変定電流回路と、 を備えることを特徴とする位相比較回路。 - 【請求項２】 前記第一の極性はＰＮＰ型であり、前記
第二の極性はＮＰＮ型であることを特徴とする請求項１
に記載の位相比較回路。 - 【請求項３】 前記第一の極性はＮＰＮ型であり、前記
第二の極性はＰＮＰ型であることを特徴とする請求項１
または２に記載の位相比較回路。
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|---|---|---|---|
| JP01272899A Expired - Fee Related JP3232560B2 (ja) | 1999-01-21 | 1999-01-21 | 位相比較回路 |
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| US4870303A (en) * | 1988-06-03 | 1989-09-26 | Motorola, Inc. | Phase detector |
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| JPH10145154A (ja) | 1996-11-14 | 1998-05-29 | Olympus Optical Co Ltd | カレントミラー回路 |
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