JP3144478B2 - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/265—Current mirrors using bipolar transistors only
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Description
【０００１】
【発明の属する技術分野】本発明はカレントミラー回路
に関し、特に受信機等が備えた受信電界強度を検出する
ための受信電界強度検出回路に好適なカレントミラー回
路に関するものである。
に関し、特に受信機等が備えた受信電界強度を検出する
ための受信電界強度検出回路に好適なカレントミラー回
路に関するものである。
【０００２】
【従来の技術】ＰＨＳ（Personal Handy-phone Syste
m）等の通信システムで用いられる受信機には、受信電
界強度の変動を検出するための受信電界強度検出器（Re
ceived Signal Indicator：以下ＲＳＳＩと称す）を備
えている。
m）等の通信システムで用いられる受信機には、受信電
界強度の変動を検出するための受信電界強度検出器（Re
ceived Signal Indicator：以下ＲＳＳＩと称す）を備
えている。
【０００３】図１０はＲＳＳＩの構成を示すブロック図
である。
である。
【０００４】ＲＳＳＩ１０２は、受信信号Ｐinを増幅す
る直列に接続された複数の増幅器から成る多段アンプ１
０１に接続され、各増幅器の出力電力をそれぞれ検波す
る検波回路１０３と、検波回路１０３の出力から多段ア
ンプ１０１の入力電力Ｐinに比例した検出電圧ＶSを出
力するためのカレントミラー回路１０４及び抵抗器ＲL
とによって構成されている。ここで、検波回路１０３か
らは多段アンプ１０１の入力電力Ｐinに比例する電流Ｉ
refが出力される。検波回路１０３の出力にバッファア
ンプとして動作するカレントミラー回路１０４を接続
し、その出力電流Ｉ Oを抵抗器ＲLに流すことで、抵抗器
ＲLの両端からは多段アンプ１０１の入力電力Ｐinに比
例した検出電圧ＶSが出力される。
る直列に接続された複数の増幅器から成る多段アンプ１
０１に接続され、各増幅器の出力電力をそれぞれ検波す
る検波回路１０３と、検波回路１０３の出力から多段ア
ンプ１０１の入力電力Ｐinに比例した検出電圧ＶSを出
力するためのカレントミラー回路１０４及び抵抗器ＲL
とによって構成されている。ここで、検波回路１０３か
らは多段アンプ１０１の入力電力Ｐinに比例する電流Ｉ
refが出力される。検波回路１０３の出力にバッファア
ンプとして動作するカレントミラー回路１０４を接続
し、その出力電流Ｉ Oを抵抗器ＲLに流すことで、抵抗器
ＲLの両端からは多段アンプ１０１の入力電力Ｐinに比
例した検出電圧ＶSが出力される。
【０００５】ところで、カレントミラー回路は入力電流
Ｉrefと出力電流ＩOとが所定の比になるように動作する
回路であり、最も簡単な構成として図１１に示すような
回路がよく知られている。
Ｉrefと出力電流ＩOとが所定の比になるように動作する
回路であり、最も簡単な構成として図１１に示すような
回路がよく知られている。
【０００６】しかしながら、図１１に示した構成ではト
ランジスタＱ１０１のベース・エミッタ間に流れる電流
ＩB1、及びトランジスタＱ１０２ベース・エミッタ間に
流れる電流ＩB2が入力電流Ｉrefにそれぞれ流れ込むた
め、出力電流ＩOはＩO＝Ｉref＋ＩB1＋ＩB2となってし
まう。
ランジスタＱ１０１のベース・エミッタ間に流れる電流
ＩB1、及びトランジスタＱ１０２ベース・エミッタ間に
流れる電流ＩB2が入力電流Ｉrefにそれぞれ流れ込むた
め、出力電流ＩOはＩO＝Ｉref＋ＩB1＋ＩB2となってし
まう。
【０００７】そこで、このベース電流の影響を低減する
ために図１２に示すようなカレントミラー回路が提案さ
れている。
ために図１２に示すようなカレントミラー回路が提案さ
れている。
【０００８】図１２は従来のカレントミラー回路の構成
を示す回路図である。
を示す回路図である。
【０００９】図１２において、従来のカレントミラー回
路は、エミッタが抵抗器Ｒ１１１を介して電源ＶCCに接
続されたトランジスタＱ１１１と、ベースがトランジス
タＱ１１１のベースと接続され、エミッタが抵抗器Ｒ１
１２を介して電源ＶCCに接続されたトランジスタＱ１１
２と、コレクタが電源ＶCCに接続され、ベースがトラン
ジスタＱ１１１のコレクタに接続されたトランジスタＱ
１１３と、エミッタがトランジスタＱ１１１及びＱ１１
２のベースに接続され、ベースがトランジスタＱ１１３
のエミッタに接続され、コレクタが接地されたトランジ
スタＱ１１４と、一端がトランジスタＱ１１３のエミッ
タと接続され、他端が接地された定電流源１１２とによ
って構成されている。
路は、エミッタが抵抗器Ｒ１１１を介して電源ＶCCに接
続されたトランジスタＱ１１１と、ベースがトランジス
タＱ１１１のベースと接続され、エミッタが抵抗器Ｒ１
１２を介して電源ＶCCに接続されたトランジスタＱ１１
２と、コレクタが電源ＶCCに接続され、ベースがトラン
ジスタＱ１１１のコレクタに接続されたトランジスタＱ
１１３と、エミッタがトランジスタＱ１１１及びＱ１１
２のベースに接続され、ベースがトランジスタＱ１１３
のエミッタに接続され、コレクタが接地されたトランジ
スタＱ１１４と、一端がトランジスタＱ１１３のエミッ
タと接続され、他端が接地された定電流源１１２とによ
って構成されている。
【００１０】ここで、図１２に示すように、トランジス
タＱ１１１のコレクタに流れる電流をＩC1、トランジス
タＱ１１２のコレクタに流れる電流をＩC2（＝ＩO）、
トランジスタＱ１１３のベースに流れる電流をＩB3、ト
ランジスタＱ１１４のエミッタに流れる電流をＩE4、ト
ランジスタＱ１１４のベースに流れる電流をＩB4、定電
流源１１２に流れる電流をＩaとすると、出力電流ＩOと
入力電流Ｉrefの関係は、
タＱ１１１のコレクタに流れる電流をＩC1、トランジス
タＱ１１２のコレクタに流れる電流をＩC2（＝ＩO）、
トランジスタＱ１１３のベースに流れる電流をＩB3、ト
ランジスタＱ１１４のエミッタに流れる電流をＩE4、ト
ランジスタＱ１１４のベースに流れる電流をＩB4、定電
流源１１２に流れる電流をＩaとすると、出力電流ＩOと
入力電流Ｉrefの関係は、
【００１１】
【数１】 となる。
【００１２】なお、ｈFEPはＰＮＰトランジスタ（Ｑ１
１１、Ｑ１１２、Ｑ１１４）の電流増幅率であり、ｈ
FENはＮＰＮトランジスタ（Ｑ１１３）の電流増幅率で
ある。
１１、Ｑ１１２、Ｑ１１４）の電流増幅率であり、ｈ
FENはＮＰＮトランジスタ（Ｑ１１３）の電流増幅率で
ある。
【００１３】（１）式から分かるように、図１２に示し
た従来のカレントミラー回路は、入力電流Ｉrefと出力
電流ＩOとの間にＩa／（ｈFEN＋１）の誤差が生じる。
しかしながら、一般にｈFEP、ｈFEN＞＞１であるため、
図１１に示した何も補償しないカレントミラー回路に比
べて誤差を小さくすることができる。
た従来のカレントミラー回路は、入力電流Ｉrefと出力
電流ＩOとの間にＩa／（ｈFEN＋１）の誤差が生じる。
しかしながら、一般にｈFEP、ｈFEN＞＞１であるため、
図１１に示した何も補償しないカレントミラー回路に比
べて誤差を小さくすることができる。
【００１４】
【発明が解決しようとする課題】しかしながら図１２に
示したような従来のカレントミラー回路をＲＳＳＩ等に
用いた場合、入力電流Ｉrefの値が対数特性で変化する
ため、入力電流Ｉrefの値が微小な値になると誤差が増
大する問題があった。これは、（１）式に示したように
入力電流Ｉrefと出力電流ＩOとの間にはＩa／（ｈFEN＋
１）の誤差があるため、入力電流Ｉrefが微小な値にな
ると定電流源の出力電流Ｉa（一定値）の影響が無視で
きないほど大きくなることによる。また、電流増幅率ｈ
FEN、ｈFEPの値はその製造プロセスによって大きくばら
つくため、電流増幅率ｈFEN、ｈFEPの値が小さな値にな
ると入力電流Ｉrefと出力電流ＩOの誤差が大きくなって
しまう。
示したような従来のカレントミラー回路をＲＳＳＩ等に
用いた場合、入力電流Ｉrefの値が対数特性で変化する
ため、入力電流Ｉrefの値が微小な値になると誤差が増
大する問題があった。これは、（１）式に示したように
入力電流Ｉrefと出力電流ＩOとの間にはＩa／（ｈFEN＋
１）の誤差があるため、入力電流Ｉrefが微小な値にな
ると定電流源の出力電流Ｉa（一定値）の影響が無視で
きないほど大きくなることによる。また、電流増幅率ｈ
FEN、ｈFEPの値はその製造プロセスによって大きくばら
つくため、電流増幅率ｈFEN、ｈFEPの値が小さな値にな
ると入力電流Ｉrefと出力電流ＩOの誤差が大きくなって
しまう。
【００１５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、入力電
流の変動やトランジスタの電流増幅率のばらつきが大き
い場合でも、入力電流に対する出力電流の誤差を小さく
することができるカレントミラー回路を提供することを
目的とする。
る問題点を解決するためになされたものであり、入力電
流の変動やトランジスタの電流増幅率のばらつきが大き
い場合でも、入力電流に対する出力電流の誤差を小さく
することができるカレントミラー回路を提供することを
目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明のカレントミラー回路は、入力電流に対する所定
比の出力電流が得られるカレントミラー回路であって、
前記入力電流がコレクタに流れる第１極性の第１のトラ
ンジスタと、前記第１のトランジスタとベース同士が共
通に接続され、コレクタから前記出力電流が得られる第
１極性の第２のトランジスタと、ベースが前記第１のト
ランジスタのコレクタと接続され、エミッタに可変電流
源が接続された第２極性の第３のトランジスタと、ベー
スが前記第３のトランジスタのエミッタと接続され、エ
ミッタが前記第１のトランジスタ及び前記第２のトラン
ジスタのベースと接続された第１極性の第４のトランジ
スタと、前記入力電流を検出して前記可変電流源の電流
の値が前記入力電流に比例するように制御する入力電流
検出回路と、を有するものである。
本発明のカレントミラー回路は、入力電流に対する所定
比の出力電流が得られるカレントミラー回路であって、
前記入力電流がコレクタに流れる第１極性の第１のトラ
ンジスタと、前記第１のトランジスタとベース同士が共
通に接続され、コレクタから前記出力電流が得られる第
１極性の第２のトランジスタと、ベースが前記第１のト
ランジスタのコレクタと接続され、エミッタに可変電流
源が接続された第２極性の第３のトランジスタと、ベー
スが前記第３のトランジスタのエミッタと接続され、エ
ミッタが前記第１のトランジスタ及び前記第２のトラン
ジスタのベースと接続された第１極性の第４のトランジ
スタと、前記入力電流を検出して前記可変電流源の電流
の値が前記入力電流に比例するように制御する入力電流
検出回路と、を有するものである。
【００１７】このとき、前記入力電流検出回路は、前記
第１のトランジスタ及び前記第２のトランジスタとベー
ス同士が共通に接続され、コレクタに前記第１のトラン
ジスタのコレクタに流れる電流と等しい電流が流れる第
１極性の第５のトランジスタと、前記第５のトランジス
タと直列に接続された第２極性の第６のトランジスタ
と、前記第６のトランジスタのコレクタとベースが接続
され、前記第６のトランジスタのベースとエミッタが接
続された第２極性の第７のトランジスタと、を有してい
てもよく、前記可変電流源は、前記第６のトランジスタ
とベース同士が共通に接続され、コレクタが前記第３の
トランジスタのエミッタに接続された第２極性の第８の
トランジスタを有していてもよい。
第１のトランジスタ及び前記第２のトランジスタとベー
ス同士が共通に接続され、コレクタに前記第１のトラン
ジスタのコレクタに流れる電流と等しい電流が流れる第
１極性の第５のトランジスタと、前記第５のトランジス
タと直列に接続された第２極性の第６のトランジスタ
と、前記第６のトランジスタのコレクタとベースが接続
され、前記第６のトランジスタのベースとエミッタが接
続された第２極性の第７のトランジスタと、を有してい
てもよく、前記可変電流源は、前記第６のトランジスタ
とベース同士が共通に接続され、コレクタが前記第３の
トランジスタのエミッタに接続された第２極性の第８の
トランジスタを有していてもよい。
【００１８】また、本発明のカレントミラー回路の他の
構成は、入力電流に対する所定比の出力電流が得られる
カレントミラー回路であって、前記入力電流がコレクタ
に流れる第１極性の第１のトランジスタと、前記第１の
トランジスタとベース同士が共通に接続され、コレクタ
から前記出力電流が得られる第１極性の第２のトランジ
スタと、ベースが前記第１のトランジスタのコレクタと
接続され、エミッタに可変電流源が接続された第２極性
の第３のトランジスタと、前記入力電流を検出して前記
可変電流源の電流の値が前記入力電流に比例するように
制御する入力電流検出回路と、を有し、 前記入力電流検
出回路は、 ベースが前記第３のトランジスタのエミッタ
と接続され、エミッタが前記第１のトランジスタ及び前
記第２のトランジスタのベースと接続された第１極性の
第４のトランジスタと、 前記第４のトランジスタと直列
に接続され、コレクタとベースが共通に接続された第２
極性の第５のトランジスタとを有し、 前記可変電流源
は、 前記第５のトランジスタとベース同士が共通に接続
された第２極性の第６のトランジスタを有するものであ
る。
構成は、入力電流に対する所定比の出力電流が得られる
カレントミラー回路であって、前記入力電流がコレクタ
に流れる第１極性の第１のトランジスタと、前記第１の
トランジスタとベース同士が共通に接続され、コレクタ
から前記出力電流が得られる第１極性の第２のトランジ
スタと、ベースが前記第１のトランジスタのコレクタと
接続され、エミッタに可変電流源が接続された第２極性
の第３のトランジスタと、前記入力電流を検出して前記
可変電流源の電流の値が前記入力電流に比例するように
制御する入力電流検出回路と、を有し、 前記入力電流検
出回路は、 ベースが前記第３のトランジスタのエミッタ
と接続され、エミッタが前記第１のトランジスタ及び前
記第２のトランジスタのベースと接続された第１極性の
第４のトランジスタと、 前記第４のトランジスタと直列
に接続され、コレクタとベースが共通に接続された第２
極性の第５のトランジスタとを有し、 前記可変電流源
は、 前記第５のトランジスタとベース同士が共通に接続
された第２極性の第６のトランジスタを有するものであ
る。
【００１９】
【００２０】そして、上記したカレントミラー回路の前
記入力電流は、受信電界強度を検出するための検波回路
から出力される電流であってもよい。
記入力電流は、受信電界強度を検出するための検波回路
から出力される電流であってもよい。
【００２１】上記のように構成されたカレントミラー回
路は、可変電流源によって第３のトランジスタに所定の
定電流を流すと共にその値を変更可能にし、入力電流検
出回路によって入力電流を検出し、可変電流源に流れる
電流が入力電流に比例するように可変電流源を制御す
る。したがって、入力電流が小さくなると可変電流源の
出力電流も小さくなるため、入力電流が大きく変動する
場合でもカレントミラー回路の入力電流と出力電流の誤
差を小さくすることができる。
路は、可変電流源によって第３のトランジスタに所定の
定電流を流すと共にその値を変更可能にし、入力電流検
出回路によって入力電流を検出し、可変電流源に流れる
電流が入力電流に比例するように可変電流源を制御す
る。したがって、入力電流が小さくなると可変電流源の
出力電流も小さくなるため、入力電流が大きく変動する
場合でもカレントミラー回路の入力電流と出力電流の誤
差を小さくすることができる。
【００２２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２３】本発明のカレントミラー回路は、図１２に
示した従来のカレントミラー回路の定電流源をＩaの値
が変更可能な可変電流源に変更し、入力電流Ｉrefの変
動に応じて可変電流源の出力電流Ｉaを制御する構成に
したものである。
示した従来のカレントミラー回路の定電流源をＩaの値
が変更可能な可変電流源に変更し、入力電流Ｉrefの変
動に応じて可変電流源の出力電流Ｉaを制御する構成に
したものである。
【００２４】図１は本発明のカレントミラー回路の構成
を示すブロック図である。
を示すブロック図である。
【００２５】図１において、本発明のカレントミラー回
路は、エミッタが抵抗器Ｒ１を介して電源ＶCCに接続さ
れたトランジスタＱ１と、ベースがトランジスタＱ１の
ベースと接続され、エミッタが抵抗器Ｒ２を介して電源
ＶCCに接続されたトランジスタＱ２と、コレクタが電源
ＶCCに接続され、ベースがトランジスタＱ１のコレクタ
に接続されたトランジスタＱ３と、エミッタがトランジ
スタＱ１及びＱ２のベースに接続され、ベースがトラン
ジスタＱ３のエミッタに接続され、コレクタが接地され
たトランジスタＱ４と、一端がトランジスタＱ３のエミ
ッタと接続され、他端が接地された可変電流源２と、カ
レントミラー回路の入力電流Ｉrefを検出し、可変電流
源２の出力電流Ｉaの値を制御する入力電流検出回路１
とによって構成される。
路は、エミッタが抵抗器Ｒ１を介して電源ＶCCに接続さ
れたトランジスタＱ１と、ベースがトランジスタＱ１の
ベースと接続され、エミッタが抵抗器Ｒ２を介して電源
ＶCCに接続されたトランジスタＱ２と、コレクタが電源
ＶCCに接続され、ベースがトランジスタＱ１のコレクタ
に接続されたトランジスタＱ３と、エミッタがトランジ
スタＱ１及びＱ２のベースに接続され、ベースがトラン
ジスタＱ３のエミッタに接続され、コレクタが接地され
たトランジスタＱ４と、一端がトランジスタＱ３のエミ
ッタと接続され、他端が接地された可変電流源２と、カ
レントミラー回路の入力電流Ｉrefを検出し、可変電流
源２の出力電流Ｉaの値を制御する入力電流検出回路１
とによって構成される。
【００２６】このような構成において、入力電流検出回
路１は入力電流Ｉrefの値を検出し、可変電流源２の出
力電流Ｉaの値が入力電流Ｉrefの値に比例するように可
変電流源２を制御する。
路１は入力電流Ｉrefの値を検出し、可変電流源２の出
力電流Ｉaの値が入力電流Ｉrefの値に比例するように可
変電流源２を制御する。
【００２７】したがって、入力電流Ｉrefが小さくなる
と可変電流源２の出力電流Ｉaも小さくなるため、入力
電流Ｉrefが大きく変動する場合でもカレントミラー回
路の入力電流Ｉrefと出力電流ＩOの誤差を小さくするこ
とができる。
と可変電流源２の出力電流Ｉaも小さくなるため、入力
電流Ｉrefが大きく変動する場合でもカレントミラー回
路の入力電流Ｉrefと出力電流ＩOの誤差を小さくするこ
とができる。
【００２８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２９】（第１実施例）図２は本発明のカレントミ
ラー回路の第１実施例の構成を示す回路図である。
ラー回路の第１実施例の構成を示す回路図である。
【００３０】図２において、本実施例の入力電流検出回
路１１は、ベースがトランジスタＱ１及びＱ２のベース
とそれぞれ接続され、エミッタが抵抗器Ｒ３を介して電
源Ｖ CCと接続されたトランジスタＱ５と、コレクタが電
源ＶCCと接続され、ベースがトランジスタＱ５のコレク
タと接続されたトランジスタＱ６と、コレクタがトラン
ジスタＱ５のコレクタ及びトランジスタＱ６のベースと
それぞれ接続され、ベースがトランジスタＱ６のエミッ
タと接続され、エミッタが抵抗器Ｒ５を介して接地され
たトランジスタＱ８とによって構成される。なお、本実
施例の入力電流検出回路１１では、トランジスタＱ５と
トランジスタＱ１の回路接続を同じにし、入力電流Ｉ
refとトランジスタＱ５のコレクタに流れる電流とを等
しくすることで入力電流Ｉrefを等価的に検出してい
る。
路１１は、ベースがトランジスタＱ１及びＱ２のベース
とそれぞれ接続され、エミッタが抵抗器Ｒ３を介して電
源Ｖ CCと接続されたトランジスタＱ５と、コレクタが電
源ＶCCと接続され、ベースがトランジスタＱ５のコレク
タと接続されたトランジスタＱ６と、コレクタがトラン
ジスタＱ５のコレクタ及びトランジスタＱ６のベースと
それぞれ接続され、ベースがトランジスタＱ６のエミッ
タと接続され、エミッタが抵抗器Ｒ５を介して接地され
たトランジスタＱ８とによって構成される。なお、本実
施例の入力電流検出回路１１では、トランジスタＱ５と
トランジスタＱ１の回路接続を同じにし、入力電流Ｉ
refとトランジスタＱ５のコレクタに流れる電流とを等
しくすることで入力電流Ｉrefを等価的に検出してい
る。
【００３１】また、可変電流源１２は、コレクタがトラ
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ４を介して接地され、ベースが入力電流検出回路１１
のトランジスタＱ６のエミッタ及びトランジスタＱ８の
ベースとそれぞれ接続されたトランジスタＱ７によって
構成される。なお、トランジスタＱ７、Ｑ８のエミッタ
面積比は、Ｑ７：Ｑ８＝Ｎ１：Ｎ２とし、Ｒ４・Ｎ１＝
Ｒ５・Ｎ２とする。
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ４を介して接地され、ベースが入力電流検出回路１１
のトランジスタＱ６のエミッタ及びトランジスタＱ８の
ベースとそれぞれ接続されたトランジスタＱ７によって
構成される。なお、トランジスタＱ７、Ｑ８のエミッタ
面積比は、Ｑ７：Ｑ８＝Ｎ１：Ｎ２とし、Ｒ４・Ｎ１＝
Ｒ５・Ｎ２とする。
【００３２】このような構成において、図２に示すよう
に、トランジスタＱ１のコレクタに流れる電流をＩC1、
トランジスタＱ２のコレクタに流れる電流をＩC2（＝Ｉ
O）、トランジスタＱ３のベースに流れる電流をＩB3、
トランジスタＱ４のエミッタに流れる電流をＩE4、トラ
ンジスタＱ４のベースに流れる電流をＩB4、トランジス
タＱ５のコレクタに流れる電流をＩC5、トランジスタＱ
６のベースに流れる電流をＩB6、トランジスタＱ６のエ
ミッタに流れる電流をＩE6、トランジスタＱ８のコレク
タに流れる電流をＩC8、トランジスタＱ７のコレクタに
流れる電流をＩ C7（＝Ｉa）とすると、出力電流ＩOと入
力電流Ｉrefの関係は、
に、トランジスタＱ１のコレクタに流れる電流をＩC1、
トランジスタＱ２のコレクタに流れる電流をＩC2（＝Ｉ
O）、トランジスタＱ３のベースに流れる電流をＩB3、
トランジスタＱ４のエミッタに流れる電流をＩE4、トラ
ンジスタＱ４のベースに流れる電流をＩB4、トランジス
タＱ５のコレクタに流れる電流をＩC5、トランジスタＱ
６のベースに流れる電流をＩB6、トランジスタＱ６のエ
ミッタに流れる電流をＩE6、トランジスタＱ８のコレク
タに流れる電流をＩC8、トランジスタＱ７のコレクタに
流れる電流をＩ C7（＝Ｉa）とすると、出力電流ＩOと入
力電流Ｉrefの関係は、
【００３３】
【数２】 となる。
【００３４】なお、ｈFEPはＰＮＰトランジスタ（Ｑ
１、Ｑ２、Ｑ４、Ｑ５）の電流増幅率であり、ｈFENは
ＮＰＮトランジスタ（Ｑ３、Ｑ６、Ｑ７、Ｑ８）の電流
増幅率である。
１、Ｑ２、Ｑ４、Ｑ５）の電流増幅率であり、ｈFENは
ＮＰＮトランジスタ（Ｑ３、Ｑ６、Ｑ７、Ｑ８）の電流
増幅率である。
【００３５】したがって、入力電流Ｉrefが変化すると
トランジスタＱ５を介してトランジスタＱ８のコレクタ
に流れる電流ＩC8が変化し、それに比例してトランジス
タＱ７のコレクタに流れる電流ＩC7が変化する。
トランジスタＱ５を介してトランジスタＱ８のコレクタ
に流れる電流ＩC8が変化し、それに比例してトランジス
タＱ７のコレクタに流れる電流ＩC7が変化する。
【００３６】また、（２）式から分かるように出力電流
ＩOは入力電流Ｉrefの関数であるため、入力電流Ｉref
が微小な値になると、可変電流源１２に流れる電流ＩC7
（＝Ｉa）も微小な値となり、トランジスタＱ３のベー
スに流れる電流ＩB3も微小な値になるため、入力電流Ｉ
refと出力電流ＩOの誤差が小さくなる。また、誤差が１
／（ｈFEN＋１）2に比例するため、電流増幅率ｈFEN、
ｈFEPの値が小さくなっても従来のカレントミラー回路
に比べて入力電流Ｉrefと出力電流ＩOの誤差が小さくな
る。
ＩOは入力電流Ｉrefの関数であるため、入力電流Ｉref
が微小な値になると、可変電流源１２に流れる電流ＩC7
（＝Ｉa）も微小な値となり、トランジスタＱ３のベー
スに流れる電流ＩB3も微小な値になるため、入力電流Ｉ
refと出力電流ＩOの誤差が小さくなる。また、誤差が１
／（ｈFEN＋１）2に比例するため、電流増幅率ｈFEN、
ｈFEPの値が小さくなっても従来のカレントミラー回路
に比べて入力電流Ｉrefと出力電流ＩOの誤差が小さくな
る。
【００３７】ここで、本実施例のカレントミラー回路の
入力電流Ｉrefと出力電流ＩOの関係を示すと図３のグラ
フのようになる（但し、ミラー比＝１）。なお、図３に
は参考として従来のカレントミラー回路の入力電流Ｉ
refと出力電流ＩOの関係も示している。また、電流増幅
率ｈFEN、ｈFEPのばらつきに対する入力電流Ｉrefと出
力電流ＩOの比（ＩO／Ｉref）の関係を示すと図４のグ
ラフのようになる（但し、ミラー比＝１）。なお、図４
には参考として従来のカレントミラー回路の電流増幅率
ｈFEN、ｈFEPのばらつきに対する入力電流Ｉrefと出力
電流ＩOの比（ＩO／Ｉref）の関係も示している。
入力電流Ｉrefと出力電流ＩOの関係を示すと図３のグラ
フのようになる（但し、ミラー比＝１）。なお、図３に
は参考として従来のカレントミラー回路の入力電流Ｉ
refと出力電流ＩOの関係も示している。また、電流増幅
率ｈFEN、ｈFEPのばらつきに対する入力電流Ｉrefと出
力電流ＩOの比（ＩO／Ｉref）の関係を示すと図４のグ
ラフのようになる（但し、ミラー比＝１）。なお、図４
には参考として従来のカレントミラー回路の電流増幅率
ｈFEN、ｈFEPのばらつきに対する入力電流Ｉrefと出力
電流ＩOの比（ＩO／Ｉref）の関係も示している。
【００３８】図３に示すように、本実施例のカレントミ
ラー回路は入力電流Ｉrefの値が数桁の範囲で変動して
も出力電流ＩOの値がそれに追従し、従来例のように入
力電流Ｉrefが微小な値になっても誤差が増大すること
がない。さらに、図４に示すように電流増幅率ｈFEN、
ｈFEPの変動に対しても誤差が小さくなる。
ラー回路は入力電流Ｉrefの値が数桁の範囲で変動して
も出力電流ＩOの値がそれに追従し、従来例のように入
力電流Ｉrefが微小な値になっても誤差が増大すること
がない。さらに、図４に示すように電流増幅率ｈFEN、
ｈFEPの変動に対しても誤差が小さくなる。
【００３９】（第２実施例）図５は本発明のカレントミ
ラー回路の第２実施例の構成を示す回路図である。
ラー回路の第２実施例の構成を示す回路図である。
【００４０】図５において、本実施例の入力電流検出回
路２１は、エミッタがトランジスタＱ１及びＱ２のベー
スにそれぞれ接続され、ベースがトランジスタＱ３のエ
ミッタに接続されたトランジスタＱ１５と、コレクタと
ベースが共通に接続されてトランジスタＱ１５のコレク
タと接続され、エミッタが抵抗器Ｒ１５を介して接地さ
れるトランジスタＱ１８とによって構成される。なお、
トランジスタＱ１５は図１に示したトランジスタＱ４と
同様にトランジスタＱ３のベース電流を検出し、トラン
ジスタＱ１、Ｑ２のベースに帰還する機能を有してい
る。また、トランジスタＱ１５、Ｑ１８はトランジスタ
Ｑ１、Ｑ２のベース電流を検出することでカレントミラ
ー回路の入力電流Ｉrefの値を等価的に検出する。
路２１は、エミッタがトランジスタＱ１及びＱ２のベー
スにそれぞれ接続され、ベースがトランジスタＱ３のエ
ミッタに接続されたトランジスタＱ１５と、コレクタと
ベースが共通に接続されてトランジスタＱ１５のコレク
タと接続され、エミッタが抵抗器Ｒ１５を介して接地さ
れるトランジスタＱ１８とによって構成される。なお、
トランジスタＱ１５は図１に示したトランジスタＱ４と
同様にトランジスタＱ３のベース電流を検出し、トラン
ジスタＱ１、Ｑ２のベースに帰還する機能を有してい
る。また、トランジスタＱ１５、Ｑ１８はトランジスタ
Ｑ１、Ｑ２のベース電流を検出することでカレントミラ
ー回路の入力電流Ｉrefの値を等価的に検出する。
【００４１】一方、可変電流源２２は、コレクタがトラ
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ１４を介して接地され、ベースが入力電流検出回路２
１のトランジスタＱ１８のベースと接続されたトランジ
スタＱ１７によって構成される。なお、トランジスタＱ
１７、Ｑ１８のエミッタ面積比は、Ｑ１７：Ｑ１８＝Ｎ
１：Ｎ２とし、Ｒ１４・Ｎ１＝Ｒ１５・Ｎ２とする。
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ１４を介して接地され、ベースが入力電流検出回路２
１のトランジスタＱ１８のベースと接続されたトランジ
スタＱ１７によって構成される。なお、トランジスタＱ
１７、Ｑ１８のエミッタ面積比は、Ｑ１７：Ｑ１８＝Ｎ
１：Ｎ２とし、Ｒ１４・Ｎ１＝Ｒ１５・Ｎ２とする。
【００４２】このような構成において、図５に示すよう
に、トランジスタＱ１のコレクタに流れる電流をＩC1、
トランジスタＱ２のコレクタに流れる電流をＩC2（＝Ｉ
O）、トランジスタＱ１のベースに流れる電流をＩB1、
トランジスタＱ２のベースに流れる電流をＩB2トランジ
スタＱ３のベースに流れる電流をＩB3、トランジスタＱ
１５のベースに流れる電流をＩB15、トランジスタＱ１
７のコレクタに流れる電流をＩC17（＝Ｉa）とすると、
出力電流ＩOと入力電流Ｉrefの関係は、
に、トランジスタＱ１のコレクタに流れる電流をＩC1、
トランジスタＱ２のコレクタに流れる電流をＩC2（＝Ｉ
O）、トランジスタＱ１のベースに流れる電流をＩB1、
トランジスタＱ２のベースに流れる電流をＩB2トランジ
スタＱ３のベースに流れる電流をＩB3、トランジスタＱ
１５のベースに流れる電流をＩB15、トランジスタＱ１
７のコレクタに流れる電流をＩC17（＝Ｉa）とすると、
出力電流ＩOと入力電流Ｉrefの関係は、
【００４３】
【数３】 となる。
【００４４】なお、ｈFEPはＰＮＰトランジスタ（Ｑ
１、Ｑ２、Ｑ１５）の電流増幅率であり、ｈFENはＮＰ
Ｎトランジスタ（Ｑ３、Ｑ１７、Ｑ１８）の電流増幅率
である。
１、Ｑ２、Ｑ１５）の電流増幅率であり、ｈFENはＮＰ
Ｎトランジスタ（Ｑ３、Ｑ１７、Ｑ１８）の電流増幅率
である。
【００４５】図５に示すようにトランジスタＱ１７と入
力電流検出回路２１のトランジスタＱ１８とはカレント
ミラー回路を構成しているため、入力電流Ｉrefが変化
するとトランジスタＱ１８のコレクタに流れる電流Ｉ
C18が変化し、それに比例してトランジスタＱ１７のコ
レクタに流れる電流ＩC17が変化する。
力電流検出回路２１のトランジスタＱ１８とはカレント
ミラー回路を構成しているため、入力電流Ｉrefが変化
するとトランジスタＱ１８のコレクタに流れる電流Ｉ
C18が変化し、それに比例してトランジスタＱ１７のコ
レクタに流れる電流ＩC17が変化する。
【００４６】（３）式から分かるように、出力電流ＩO
は入力電流Ｉrefの関数となるため、第１実施例と同様
に、入力電流Ｉrefが微小な値になると、可変電流源２
２に流れる電流ＩC17（＝Ｉa）も微小な値となり、トラ
ンジスタＱ３のベースに流れる電流ＩB3も微小な値にな
るため、入力電流Ｉrefと出力電流ＩOの誤差が小さくな
る。
は入力電流Ｉrefの関数となるため、第１実施例と同様
に、入力電流Ｉrefが微小な値になると、可変電流源２
２に流れる電流ＩC17（＝Ｉa）も微小な値となり、トラ
ンジスタＱ３のベースに流れる電流ＩB3も微小な値にな
るため、入力電流Ｉrefと出力電流ＩOの誤差が小さくな
る。
【００４７】ここで、本実施例のカレントミラー回路の
入力電流Ｉrefと出力電流ＩOの関係を示すと図６のグラ
フのようになる（但し、ミラー比＝１）。また、電流増
幅率ｈFEN、ｈFEPのばらつきに対する入力電流Ｉrefと
出力電流ＩOの比（ＩO／Ｉref）の関係を示すと図７の
グラフのようになる（但し、ミラー比＝１）。
入力電流Ｉrefと出力電流ＩOの関係を示すと図６のグラ
フのようになる（但し、ミラー比＝１）。また、電流増
幅率ｈFEN、ｈFEPのばらつきに対する入力電流Ｉrefと
出力電流ＩOの比（ＩO／Ｉref）の関係を示すと図７の
グラフのようになる（但し、ミラー比＝１）。
【００４８】図６に示すように、本実施例のカレントミ
ラー回路も第１実施例と同様に入力電流Ｉrefの値が数
桁の範囲で変動しても出力電流ＩOの値がそれに追従
し、従来例のように入力電流Ｉrefが微小な値になって
も誤差が増大することがない。さらに、図７に示すよう
に電流増幅率ｈFEN、ｈFEPの変動に対しても誤差が小さ
くなる。また、第１実施例に比べてトランジスタの数が
少なくて済むため、回路面積を小さくすることができ
る。
ラー回路も第１実施例と同様に入力電流Ｉrefの値が数
桁の範囲で変動しても出力電流ＩOの値がそれに追従
し、従来例のように入力電流Ｉrefが微小な値になって
も誤差が増大することがない。さらに、図７に示すよう
に電流増幅率ｈFEN、ｈFEPの変動に対しても誤差が小さ
くなる。また、第１実施例に比べてトランジスタの数が
少なくて済むため、回路面積を小さくすることができ
る。
【００４９】（第３実施例）図８は本発明のカレントミ
ラー回路の第３実施例の一構成例を示す回路図である。
また図９は本発明のカレントミラー回路の第３実施例の
他の構成例を示す回路図である。
ラー回路の第３実施例の一構成例を示す回路図である。
また図９は本発明のカレントミラー回路の第３実施例の
他の構成例を示す回路図である。
【００５０】図８において、本実施例の入力電流検出回
路３１は、ベースがトランジスタＱ１及びＱ２のベース
とそれぞれ接続され、エミッタが抵抗器Ｒ２３を介して
電源ＶCCと接続されたトランジスタＱ２５と、コレクタ
とベースが共通に接続されてトランジスタＱ２５のコレ
クタと接続され、ベースがトランジスタＱ４のコレクタ
と接続され、エミッタが抵抗器Ｒ２５を介して接地され
たトランジスタＱ２８とによって構成される。なお、図
８に示した入力電流検出回路３１では、トランジスタＱ
２５とトランジスタＱ１の回路接続を同じにし、入力電
流ＩrefとトランジスタＱ２５のコレクタに流れる電流
とを等しくすることで入力電流Ｉrefを等価的に検出し
ている。
路３１は、ベースがトランジスタＱ１及びＱ２のベース
とそれぞれ接続され、エミッタが抵抗器Ｒ２３を介して
電源ＶCCと接続されたトランジスタＱ２５と、コレクタ
とベースが共通に接続されてトランジスタＱ２５のコレ
クタと接続され、ベースがトランジスタＱ４のコレクタ
と接続され、エミッタが抵抗器Ｒ２５を介して接地され
たトランジスタＱ２８とによって構成される。なお、図
８に示した入力電流検出回路３１では、トランジスタＱ
２５とトランジスタＱ１の回路接続を同じにし、入力電
流ＩrefとトランジスタＱ２５のコレクタに流れる電流
とを等しくすることで入力電流Ｉrefを等価的に検出し
ている。
【００５１】また、可変電流源３２は、コレクタがトラ
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ２４を介して接地され、ベースが入力電流検出回路３
１のトランジスタＱ２８のベースとそれぞれ接続された
トランジスタＱ２７によって構成される。
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ２４を介して接地され、ベースが入力電流検出回路３
１のトランジスタＱ２８のベースとそれぞれ接続された
トランジスタＱ２７によって構成される。
【００５２】図９において、本実施例の他の構成の入力
電流検出回路４１は、ベースがトランジスタＱ１及びＱ
２のベースとそれぞれ接続され、エミッタが抵抗器Ｒ３
３を介して電源ＶCCと接続されたトランジスタＱ３５
と、コレクタがトランジスタＱ３５のコレクタと接続さ
れ、ベースがトランジスタＱ４のコレクタと接続され、
エミッタが抵抗器Ｒ３５を介して接地されたトランジス
タＱ３８とによって構成される。なお、図９に示した入
力電流検出回路４１では、トランジスタＱ３５とトラン
ジスタＱ１の回路接続を同じにし、入力電流Ｉrefとト
ランジスタＱ３５のコレクタに流れる電流とを等しくす
ることで入力電流Ｉrefを等価的に検出している。
電流検出回路４１は、ベースがトランジスタＱ１及びＱ
２のベースとそれぞれ接続され、エミッタが抵抗器Ｒ３
３を介して電源ＶCCと接続されたトランジスタＱ３５
と、コレクタがトランジスタＱ３５のコレクタと接続さ
れ、ベースがトランジスタＱ４のコレクタと接続され、
エミッタが抵抗器Ｒ３５を介して接地されたトランジス
タＱ３８とによって構成される。なお、図９に示した入
力電流検出回路４１では、トランジスタＱ３５とトラン
ジスタＱ１の回路接続を同じにし、入力電流Ｉrefとト
ランジスタＱ３５のコレクタに流れる電流とを等しくす
ることで入力電流Ｉrefを等価的に検出している。
【００５３】また、可変電流源４２は、コレクタがトラ
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ３４を介して接地され、ベースが入力電流検出回路４
１のトランジスタＱ３８のベースとそれぞれ接続された
トランジスタＱ３７によって構成される。
ンジスタＱ３のエミッタと接続され、エミッタが抵抗器
Ｒ３４を介して接地され、ベースが入力電流検出回路４
１のトランジスタＱ３８のベースとそれぞれ接続された
トランジスタＱ３７によって構成される。
【００５４】このような構成においても、第１実施例及
び第２実施例と同様に、入力電流Ｉ refが微小な値にな
ると、可変電流源に流れる電流も微小な値となり、トラ
ンジスタＱ３のベースに流れる電流も微小な値になるた
め、入力電流Ｉrefと出力電流ＩOの誤差が小さくなる。
また、第１実施例に比べてトランジスタの数が少なくて
済むため、回路面積を小さくすることができる。
び第２実施例と同様に、入力電流Ｉ refが微小な値にな
ると、可変電流源に流れる電流も微小な値となり、トラ
ンジスタＱ３のベースに流れる電流も微小な値になるた
め、入力電流Ｉrefと出力電流ＩOの誤差が小さくなる。
また、第１実施例に比べてトランジスタの数が少なくて
済むため、回路面積を小さくすることができる。
【００５５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５６】コレクタ電圧がベースに帰還され、入力電
流がコレクタに流れる第１のトランジスタと、第１のト
ランジスタとベース同士が共通に接続され、コレクタか
ら出力電流が得られる第２のトランジスタと、ベースが
第１のトランジスタのコレクタと接続され、エミッタに
所定の定電流が流れる第３のトランジスタと、ベースが
第３のトランジスタのエミッタと接続され、コレクタが
第１のトランジスタ及び第２のトランジスタのベースと
接続された第４のトランジスタと、第３のトランジスタ
に所定の定電流を流すと共にその値を変更可能な可変電
流源と、入力電流を検出して定電流の値が入力電流に比
例するように可変電流源を制御する入力電流検出回路と
を有することで、入力電流が数桁の範囲で大きく変動す
る場合でもカレントミラー回路の入力電流と出力電流の
誤差を小さくすることができる。また、電流増幅率の変
動に対しても誤差が小さくなる。
流がコレクタに流れる第１のトランジスタと、第１のト
ランジスタとベース同士が共通に接続され、コレクタか
ら出力電流が得られる第２のトランジスタと、ベースが
第１のトランジスタのコレクタと接続され、エミッタに
所定の定電流が流れる第３のトランジスタと、ベースが
第３のトランジスタのエミッタと接続され、コレクタが
第１のトランジスタ及び第２のトランジスタのベースと
接続された第４のトランジスタと、第３のトランジスタ
に所定の定電流を流すと共にその値を変更可能な可変電
流源と、入力電流を検出して定電流の値が入力電流に比
例するように可変電流源を制御する入力電流検出回路と
を有することで、入力電流が数桁の範囲で大きく変動す
る場合でもカレントミラー回路の入力電流と出力電流の
誤差を小さくすることができる。また、電流増幅率の変
動に対しても誤差が小さくなる。
【図１】本発明のカレントミラー回路の構成を示すブロ
ック図である。
ック図である。
【図２】本発明のカレントミラー回路の第１実施例の構
成を示す回路図である。
成を示す回路図である。
【図３】図１に示したカレントミラー回路の入力電流の
変動に対する出力電流の関係を示すグラフである。
変動に対する出力電流の関係を示すグラフである。
【図４】図１に示したカレントミラー回路の電流増幅率
の変動に対する入力電流／出力電流比の関係を示すグラ
フである。
の変動に対する入力電流／出力電流比の関係を示すグラ
フである。
【図５】本発明のカレントミラー回路の第２実施例の構
成を示す回路図である。
成を示す回路図である。
【図６】図５に示したカレントミラー回路の入力電流の
変動に対する出力電流の関係を示すグラフである。
変動に対する出力電流の関係を示すグラフである。
【図７】図５に示したカレントミラー回路の電流増幅率
の変動に対する出力電流／入力電流比の関係を示すグラ
フである。
の変動に対する出力電流／入力電流比の関係を示すグラ
フである。
【図８】本発明のカレントミラー回路の第３実施例の一
構成例を示す回路図である。
構成例を示す回路図である。
【図９】本発明のカレントミラー回路の第３実施例の他
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１０】ＲＳＳＩの構成を示すブロック図である。
【図１１】カレントミラー回路の最も簡単な構成を示す
回路図である。
回路図である。
【図１２】従来のカレントミラー回路の構成を示す回路
図である。
図である。
１、１１、２１、３１、４１ 入力電流検出回路 ２、１２、２２、３２、４２ 可変電流源 Ｑ１〜Ｑ８、Ｑ１５〜Ｑ１８、Ｑ２５、Ｑ２７、Ｑ２
８、Ｑ３５、Ｑ３７、Ｑ３８ トランジスタ Ｒ１〜Ｒ５、Ｒ１４、Ｒ１５、Ｒ２３〜Ｒ２５、Ｒ３３
〜Ｒ３５ 抵抗器
８、Ｑ３５、Ｑ３７、Ｑ３８ トランジスタ Ｒ１〜Ｒ５、Ｒ１４、Ｒ１５、Ｒ２３〜Ｒ２５、Ｒ３３
〜Ｒ３５ 抵抗器
Claims (5)
- 【請求項１】 入力電流に対する所定比の出力電流が得
られるカレントミラー回路であって、 前記入力電流がコレクタに流れる第１極性の第１のトラ
ンジスタと、 前記第１のトランジスタとベース同士が共通に接続さ
れ、コレクタから前記出力電流が得られる第１極性の第
２のトランジスタと、 ベースが前記第１のトランジスタのコレクタと接続さ
れ、エミッタに可変電流源が接続された第２極性の第３
のトランジスタと、 ベースが前記第３のトランジスタのエミッタと接続さ
れ、エミッタが前記第１のトランジスタ及び前記第２の
トランジスタのベースと接続された第１極性の第４のト
ランジスタと、 前記入力電流を検出して前記可変電流源の電流の値が前
記入力電流に比例するように制御する入力電流検出回路
と、 を有するカレントミラー回路。 - 【請求項２】 前記入力電流検出回路は、 前記第１のトランジスタ及び前記第２のトランジスタと
ベース同士が共通に接続され、コレクタに前記第１のト
ランジスタのコレクタに流れる電流と等しい電流が流れ
る第１極性の第５のトランジスタと、 前記第５のトランジスタと直列に接続された第２極性の
第６のトランジスタと、 前記第６のトランジスタのコレクタとベースが接続さ
れ、前記第６のトランジスタのベースとエミッタが接続
された第２極性の第７のトランジスタと、 を有する請求項１記載のカレントミラー回路。 - 【請求項３】 前記可変電流源は、 前記第６のトランジスタとベース同士が共通に接続さ
れ、コレクタが前記第３のトランジスタのエミッタに接
続された第２極性の第８のトランジスタを有する請求項
２記載のカレントミラー回路。 - 【請求項４】 入力電流に対する所定比の出力電流が得
られるカレントミラー回路であって、 前記入力電流がコレクタに流れる第１極性の第１のトラ
ンジスタと、 前記第１のトランジスタとベース同士が共通に接続さ
れ、コレクタから前記出力電流が得られる第１極性の第
２のトランジスタと、 ベースが前記第１のトランジスタのコレクタと接続さ
れ、エミッタに可変電流源が接続された第２極性の第３
のトランジスタと、 前記入力電流を検出して前記可変電流源の電流の値が前
記入力電流に比例するように制御する入力電流検出回路
と、 を有し、 前記入力電流検出回路は、 ベースが前記第３のトランジスタのエミッタと接続さ
れ、エミッタが前記第１のトランジスタ及び前記第２の
トランジスタのベースと接続された第１極性の第４のト
ランジスタと、 前記第４のトランジスタと直列に接続され、コレクタと
ベースが共通に接続された第２極性の第５のトランジス
タとを有し、 前記可変電流源は、 前記第５のトランジスタとベース同士が共通に接続され
た第２極性の第６のトランジスタを有する カレントミラ
ー回路。 - 【請求項５】 前記入力電流は、 受信電界強度を検出するための検波回路から出力される
電流である請求項１乃至４のいずれか１項記載の カレン
トミラー回路。
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|---|---|---|---|
| JP30292197A JP3144478B2 (ja) | 1997-11-05 | 1997-11-05 | カレントミラー回路 |
| US09/187,568 US6087819A (en) | 1997-11-05 | 1998-11-05 | Current mirror circuit with minimized input to output current error |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30292197A JP3144478B2 (ja) | 1997-11-05 | 1997-11-05 | カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145740A JPH11145740A (ja) | 1999-05-28 |
| JP3144478B2 true JP3144478B2 (ja) | 2001-03-12 |
Family
ID=17914733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30292197A Expired - Fee Related JP3144478B2 (ja) | 1997-11-05 | 1997-11-05 | カレントミラー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087819A (ja) |
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Families Citing this family (7)
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|---|---|---|---|---|
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| US6326836B1 (en) * | 1999-09-29 | 2001-12-04 | Agilent Technologies, Inc. | Isolated reference bias generator with reduced error due to parasitics |
| US6291977B1 (en) * | 2000-03-29 | 2001-09-18 | Nortel Networks Limited | Differential current mirror with low or eliminated differential current offset |
| US6489827B1 (en) | 2000-10-30 | 2002-12-03 | Marvell International, Ltd. | Reduction of offset voltage in current mirror circuit |
| US6507236B1 (en) * | 2001-07-09 | 2003-01-14 | Intersil Americas Inc. | Multistage precision, low input/output overhead, low power, high output impedance and low crosstalk current mirror |
| US6518832B2 (en) * | 2001-07-09 | 2003-02-11 | Intersil Americas Inc. | Mechanism for minimizing current mirror transistor base current error for low overhead voltage applications |
| JP4667939B2 (ja) * | 2005-04-11 | 2011-04-13 | 三菱電機株式会社 | 高出力増幅器および多段高出力増幅器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558272A (en) * | 1984-07-05 | 1985-12-10 | At&T Bell Laboratories | Current characteristic shaper |
| US4814724A (en) * | 1986-07-15 | 1989-03-21 | Toko Kabushiki Kaisha | Gain control circuit of current mirror circuit type |
| IT1228034B (it) * | 1988-12-16 | 1991-05-27 | Sgs Thomson Microelectronics | Circuito generatore di corrente a specchi complementari di corrente |
| US5680037A (en) * | 1994-10-27 | 1997-10-21 | Sgs-Thomson Microelectronics, Inc. | High accuracy current mirror |
| US5966039A (en) * | 1997-12-11 | 1999-10-12 | Delco Electronics Corpooration | Supply and temperature dependent linear signal generator |
| US5978249A (en) * | 1997-12-17 | 1999-11-02 | Motorola Inc. | High impedance signal conversion circuit and method |
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