JP2777497B2 - 直結型演算増幅器 - Google Patents
直結型演算増幅器Info
- Publication number
- JP2777497B2 JP2777497B2 JP3312583A JP31258391A JP2777497B2 JP 2777497 B2 JP2777497 B2 JP 2777497B2 JP 3312583 A JP3312583 A JP 3312583A JP 31258391 A JP31258391 A JP 31258391A JP 2777497 B2 JP2777497 B2 JP 2777497B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input terminal
- output
- gain
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、直結型演算増幅器に関
する。
する。
【０００２】
【従来の技術】近年、発光素子から受光素子に向けて光
を照射し、これら発光素子及び受光素子の間を物体が通
過したか否かを検出する光検出器においては、小型化が
要求されている。その為には、光検出器を構成する演算
増幅器等のＩＣ部分の小型化は必至であり、現在では、
前段の演算増幅器と後段の演算増幅器との間にカップリ
ングコンデンサ等は設けない構成となっている。この構
成を示したのが図２である。
を照射し、これら発光素子及び受光素子の間を物体が通
過したか否かを検出する光検出器においては、小型化が
要求されている。その為には、光検出器を構成する演算
増幅器等のＩＣ部分の小型化は必至であり、現在では、
前段の演算増幅器と後段の演算増幅器との間にカップリ
ングコンデンサ等は設けない構成となっている。この構
成を示したのが図２である。
【０００３】図２において、(１)は第１演算増幅器であ
る。第１演算増幅器(１)の反転入力(−)端子と出力端子
との間には抵抗(２)が接続され、また、反転入力端子と
アースとの間には抵抗(３)が接続されており、これら抵
抗(２)(３)によって第１演算増幅器(１)の利得が定めら
れている。第１演算増幅器(１)の非反転入力(＋)端子に
は所定の入力信号が印加される。この入力信号は、発光
素子から照射された信号を受光素子で受光した後、電圧
変換した信号に基づく信号であれば、如何なる信号であ
ってもよい。
る。第１演算増幅器(１)の反転入力(−)端子と出力端子
との間には抵抗(２)が接続され、また、反転入力端子と
アースとの間には抵抗(３)が接続されており、これら抵
抗(２)(３)によって第１演算増幅器(１)の利得が定めら
れている。第１演算増幅器(１)の非反転入力(＋)端子に
は所定の入力信号が印加される。この入力信号は、発光
素子から照射された信号を受光素子で受光した後、電圧
変換した信号に基づく信号であれば、如何なる信号であ
ってもよい。
【０００４】(４)は第２演算増幅器である。以下、第２
演算増幅器(４)の構成を説明する。(５)(６)は差動接続
されたトランジスタであり、トランジスタ(５)のベース
には第１演算増幅器(１)の出力電圧が直接印加される。
トランジスタ(５)(６)の共通エミッタには電流源(12)が
接続されている。また、トランジスタ(５)(６)のコレク
タ側にはカレントミラー回路を構成するトランジスタ
(７)(８)が接続されており、トランジスタ(８)のコレク
タにはトランジスタ(７)のコレクタ電流に応じた電流が
流れることになる。そして、出力トランジスタ(９)はト
ランジスタ(８)のコレクタ出力に応じて駆動されること
になる。出力トランジスタ(９)のエミッタとアースとの
間には、第２演算増幅器(４)の利得を設定するための抵
抗(10)(11)が直列接続されており、抵抗(10)(11)の接続
点に現れる電圧がトランジスタ(６)のベースに帰還され
る様になっている。
演算増幅器(４)の構成を説明する。(５)(６)は差動接続
されたトランジスタであり、トランジスタ(５)のベース
には第１演算増幅器(１)の出力電圧が直接印加される。
トランジスタ(５)(６)の共通エミッタには電流源(12)が
接続されている。また、トランジスタ(５)(６)のコレク
タ側にはカレントミラー回路を構成するトランジスタ
(７)(８)が接続されており、トランジスタ(８)のコレク
タにはトランジスタ(７)のコレクタ電流に応じた電流が
流れることになる。そして、出力トランジスタ(９)はト
ランジスタ(８)のコレクタ出力に応じて駆動されること
になる。出力トランジスタ(９)のエミッタとアースとの
間には、第２演算増幅器(４)の利得を設定するための抵
抗(10)(11)が直列接続されており、抵抗(10)(11)の接続
点に現れる電圧がトランジスタ(６)のベースに帰還され
る様になっている。
【０００５】上記した構成において、第１演算増幅器
(１)の出力端子と第２演算増幅器(４)のトランジスタ
(５)のベースとは直接接続されている為、第２演算増幅
器(４)を機能させる為には、トランジスタ(５)(６)のベ
ースに印加される直流電圧レベルＶ1及びＶ2を一致させ
ておかなければならない。即ち、第２演算増幅器(４)の
２入力の直流基準レベルを一致させておかなければなら
ないのである。例えば、電源ＶCCを５ボルトとすると、
第２演算増幅器(４)から利得の高い出力を得る為には、
トランジスタ(８)を常に活性領域で動作させなければな
らない為、トランジスタ(８)のコレクタ・エミッタ間電
圧は０.８ボルト程度となる。すると、トランジスタ
(８)のエミッタの直流電圧Ｖ3は４.２ボルトとなり、出
力トランジスタ(９)のエミッタの直流電圧Ｖ4は該出力
トランジスタ(９)のベース・エミッタ間電圧０.７ボル
トを減算した３.５ボルトとなる。ここで、抵抗(10)(1
1)の抵抗値を各々Ｒ1Ｒ2とすると、第２演算増幅器(４)
の増幅率ＡＶは(Ｒ1＋Ｒ2)／Ｒ2で設定されることにな
る。Ｒ1＝Ｒ2として増幅率ＡＶを２倍即ち＋６ｄＢの利
得を得ようとすると、トランジスタ(６)のベースの直流
電圧Ｖ2は１.７５ボルトとなる。従って、第１演算増幅
器(１)の出力電圧の直流レベルＶ1を１.７５ボルトに設
定すれば、＋６ｄＢの利得を有する第２演算増幅器(４)
として動作させることができるのである。
(１)の出力端子と第２演算増幅器(４)のトランジスタ
(５)のベースとは直接接続されている為、第２演算増幅
器(４)を機能させる為には、トランジスタ(５)(６)のベ
ースに印加される直流電圧レベルＶ1及びＶ2を一致させ
ておかなければならない。即ち、第２演算増幅器(４)の
２入力の直流基準レベルを一致させておかなければなら
ないのである。例えば、電源ＶCCを５ボルトとすると、
第２演算増幅器(４)から利得の高い出力を得る為には、
トランジスタ(８)を常に活性領域で動作させなければな
らない為、トランジスタ(８)のコレクタ・エミッタ間電
圧は０.８ボルト程度となる。すると、トランジスタ
(８)のエミッタの直流電圧Ｖ3は４.２ボルトとなり、出
力トランジスタ(９)のエミッタの直流電圧Ｖ4は該出力
トランジスタ(９)のベース・エミッタ間電圧０.７ボル
トを減算した３.５ボルトとなる。ここで、抵抗(10)(1
1)の抵抗値を各々Ｒ1Ｒ2とすると、第２演算増幅器(４)
の増幅率ＡＶは(Ｒ1＋Ｒ2)／Ｒ2で設定されることにな
る。Ｒ1＝Ｒ2として増幅率ＡＶを２倍即ち＋６ｄＢの利
得を得ようとすると、トランジスタ(６)のベースの直流
電圧Ｖ2は１.７５ボルトとなる。従って、第１演算増幅
器(１)の出力電圧の直流レベルＶ1を１.７５ボルトに設
定すれば、＋６ｄＢの利得を有する第２演算増幅器(４)
として動作させることができるのである。
【０００６】
【発明が解決しようとする課題】しかしながら、第２演
算増幅器(４)を利得＋６ｄＢで動作させたいのにも関わ
らず、第１演算増幅器(１)の出力電圧の直流レベルＶ1
を構成上どうしても１.７５ボルトに設定できない場合
がある。例えば、Ｖ1＞１.７５ボルトとなる場合、Ｖ1
＝Ｖ2の関係から、Ｖ2も１.７５ボルトより大に設定し
なければならない。この場合、Ｒ1に比べてＲ2の値を大
に設定しなければならないことから、第２演算増幅器
(４)の増幅率が下がってしまい、即ち利得が＋６ｄＢよ
り小となってしまう。従って、第１演算増幅器(１)と第
２演算増幅器(４)とを直流的に直結した場合、第１演算
増幅器(１)の出力電圧の直流レベルＶ1は第２演算増幅
器(４)の利得に支配されて任意に設定することができ
ず、回路設計に支障を来す問題点があった。
算増幅器(４)を利得＋６ｄＢで動作させたいのにも関わ
らず、第１演算増幅器(１)の出力電圧の直流レベルＶ1
を構成上どうしても１.７５ボルトに設定できない場合
がある。例えば、Ｖ1＞１.７５ボルトとなる場合、Ｖ1
＝Ｖ2の関係から、Ｖ2も１.７５ボルトより大に設定し
なければならない。この場合、Ｒ1に比べてＲ2の値を大
に設定しなければならないことから、第２演算増幅器
(４)の増幅率が下がってしまい、即ち利得が＋６ｄＢよ
り小となってしまう。従って、第１演算増幅器(１)と第
２演算増幅器(４)とを直流的に直結した場合、第１演算
増幅器(１)の出力電圧の直流レベルＶ1は第２演算増幅
器(４)の利得に支配されて任意に設定することができ
ず、回路設計に支障を来す問題点があった。
【０００７】そこで、本発明は、第１演算増幅器の出力
電圧の直流レベルが如何なる値であっても、第２演算増
幅器の利得を所望の値に設定できる直結型演算増幅器を
提供することを目的とする。
電圧の直流レベルが如何なる値であっても、第２演算増
幅器の利得を所望の値に設定できる直結型演算増幅器を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、一方の入力端子に入力信号が印加され、出力端子
から得られた出力信号が利得を定めるための第１抵抗を
介して他方の入力端子に帰還される第１演算増幅器と、
一方の入力端子に前記第１演算増幅器の出力信号が印加
され、出力端子から得られた出力信号が利得を定めるた
めの第２抵抗を介して他方の入力端子に帰還される第２
演算増幅器と、可変抵抗回路と、一方の入力端子に前記
可変抵抗回路から得られる可変信号が印加され、出力端
子から得られる出力信号が他方の入力端子に短絡状態で
帰還されると共に前記第２抵抗を介して前記演算増幅器
の他方の入力端子に印加される第３演算増幅器と、を備
え、前記可変抵抗回路を調整することによって、前記第
３演算増幅器の一方の入力端子の電位を前記第３演算増
幅器の出力端子の電位に一致させる点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、一方の入力端子に入力信号が印加され、出力端子
から得られた出力信号が利得を定めるための第１抵抗を
介して他方の入力端子に帰還される第１演算増幅器と、
一方の入力端子に前記第１演算増幅器の出力信号が印加
され、出力端子から得られた出力信号が利得を定めるた
めの第２抵抗を介して他方の入力端子に帰還される第２
演算増幅器と、可変抵抗回路と、一方の入力端子に前記
可変抵抗回路から得られる可変信号が印加され、出力端
子から得られる出力信号が他方の入力端子に短絡状態で
帰還されると共に前記第２抵抗を介して前記演算増幅器
の他方の入力端子に印加される第３演算増幅器と、を備
え、前記可変抵抗回路を調整することによって、前記第
３演算増幅器の一方の入力端子の電位を前記第３演算増
幅器の出力端子の電位に一致させる点である。
【０００９】
【作用】本発明によれば、第３演算増幅器の一方の入力
端子の直流レベルを可変抵抗回路によって調整すること
により、第１演算増幅器の出力電圧の直流レベルに依存
することなく、第２演算増幅器の利得を所望の値に設定
できることになる。
端子の直流レベルを可変抵抗回路によって調整すること
により、第１演算増幅器の出力電圧の直流レベルに依存
することなく、第２演算増幅器の利得を所望の値に設定
できることになる。
【００１０】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は、本発明の直結型演算増幅器を示す回路図で
ある。尚、図１における構成で図２と同一のものに対し
ては同一符号を記してある。図１において、第１演算増
幅器(１)に接続された抵抗(２)(３)は第１抵抗に対応
し、第２演算増幅器(４)に接続された抵抗(10)(11)は第
２抵抗に対応する。電源ＶCCとアースとの間には抵抗(1
3)及び可変抵抗(14)が直列接続されており、これら抵抗
(13)及び可変抵抗(14)によって可変抵抗回路が構成され
る。(15)は第３演算増幅器であり、反転入力端子と出力
端子とは短絡されている為、出力端子から得られた出力
信号はインピーダンスが零の状態で反転入力端子に帰還
され、また、非反転入力端子には、抵抗(13)及び可変抵
抗(14)の接続点に現れる該可変抵抗(14)にて調整された
可変電圧Ｖ6が印加される。ここで、第３演算増幅器(1
5)においては、反転入力端子と出力端子との間、及び、
反転入力端子とアースとの間に抵抗が存在しない為、第
３演算増幅器(15)の利得は零となる。つまり、第３演算
増幅器(15)はバッファとして機能することになる。
る。図１は、本発明の直結型演算増幅器を示す回路図で
ある。尚、図１における構成で図２と同一のものに対し
ては同一符号を記してある。図１において、第１演算増
幅器(１)に接続された抵抗(２)(３)は第１抵抗に対応
し、第２演算増幅器(４)に接続された抵抗(10)(11)は第
２抵抗に対応する。電源ＶCCとアースとの間には抵抗(1
3)及び可変抵抗(14)が直列接続されており、これら抵抗
(13)及び可変抵抗(14)によって可変抵抗回路が構成され
る。(15)は第３演算増幅器であり、反転入力端子と出力
端子とは短絡されている為、出力端子から得られた出力
信号はインピーダンスが零の状態で反転入力端子に帰還
され、また、非反転入力端子には、抵抗(13)及び可変抵
抗(14)の接続点に現れる該可変抵抗(14)にて調整された
可変電圧Ｖ6が印加される。ここで、第３演算増幅器(1
5)においては、反転入力端子と出力端子との間、及び、
反転入力端子とアースとの間に抵抗が存在しない為、第
３演算増幅器(15)の利得は零となる。つまり、第３演算
増幅器(15)はバッファとして機能することになる。
【００１１】一方、第３演算増幅器(15)の出力端子は抵
抗(11)の一端とも接続されており、トランジスタ(６)の
ベースの直流レベルＶ2を調整できるようになってい
る。ここで、第３演算増幅器(15)の利得を零としたの
は、第２演算増幅器(４)の増幅率を従来(図２)と同様に
(Ｒ1＋Ｒ2)／Ｒ2で設定できるようにする為、温度変化
に対して安定した電圧特性が得られるようにする為、及
び、ノイズによる誤動作を防止する為である。尚、第３
演算増幅器(15)の出力端子の直流レベルをＶ5とする。
抗(11)の一端とも接続されており、トランジスタ(６)の
ベースの直流レベルＶ2を調整できるようになってい
る。ここで、第３演算増幅器(15)の利得を零としたの
は、第２演算増幅器(４)の増幅率を従来(図２)と同様に
(Ｒ1＋Ｒ2)／Ｒ2で設定できるようにする為、温度変化
に対して安定した電圧特性が得られるようにする為、及
び、ノイズによる誤動作を防止する為である。尚、第３
演算増幅器(15)の出力端子の直流レベルをＶ5とする。
【００１２】図２において、第２演算増幅器(４)の出力
端子即ち出力トランジスタ(９)のエミッタから＋６ｄＢ
の出力電圧を得ることを目的としているが、第１演算増
幅器(１)の出力端子の直流レベルＶ1を構成上１.７５ボ
ルトに設定できず、２.５ボルトに設定しなければなら
ない場合について説明する。この場合、第２演算増幅器
(４)の利得を＋６ｄＢ即ち増幅率を２倍とすることか
ら、抵抗(10)(11)の抵抗値Ｒ1Ｒ2は等しく設定しなけれ
ばならない。また、第２演算増幅器(４)を正常に機能さ
せる為、トランジスタ(６)のベースの直流レベルＶ2を
Ｖ1と等しい２.５ボルトに設定しなければならない。こ
ういった前提条件の下で、第２演算増幅器(４)の出力端
子即ち出力トランジスタ(９)のエミッタに現れる直流レ
ベルＶ4は図２と同様に３.５ボルトとなる。上記したよ
うに、Ｖ2＝２.５ボルトに設定しなければならないこと
から、抵抗(10)による電圧降下Ｖ4−Ｖ2は１ボルトとな
る。また、Ｒ1＝Ｒ2に設定されることから、抵抗(11)に
よる電圧降下Ｖ2−Ｖ5も１ボルトでなければならず、即
ち第３演算増幅器(15)の出力端子の直流レベルＶ5を１.
５ボルトに設定しなければならない。第３演算増幅器(1
5)においては、出力端子から得られる電圧がそのまま反
転入力端子に帰還され、且つ、可変電圧Ｖ 6もそのまま
非反転入力端子に印加される為、第３演算増幅器(15)を
正常に機能させるには、可変抵抗(14)を調整して可変電
圧Ｖ6をＶ5と等しい１.５ボルトに設定すればよいこと
になる。
端子即ち出力トランジスタ(９)のエミッタから＋６ｄＢ
の出力電圧を得ることを目的としているが、第１演算増
幅器(１)の出力端子の直流レベルＶ1を構成上１.７５ボ
ルトに設定できず、２.５ボルトに設定しなければなら
ない場合について説明する。この場合、第２演算増幅器
(４)の利得を＋６ｄＢ即ち増幅率を２倍とすることか
ら、抵抗(10)(11)の抵抗値Ｒ1Ｒ2は等しく設定しなけれ
ばならない。また、第２演算増幅器(４)を正常に機能さ
せる為、トランジスタ(６)のベースの直流レベルＶ2を
Ｖ1と等しい２.５ボルトに設定しなければならない。こ
ういった前提条件の下で、第２演算増幅器(４)の出力端
子即ち出力トランジスタ(９)のエミッタに現れる直流レ
ベルＶ4は図２と同様に３.５ボルトとなる。上記したよ
うに、Ｖ2＝２.５ボルトに設定しなければならないこと
から、抵抗(10)による電圧降下Ｖ4−Ｖ2は１ボルトとな
る。また、Ｒ1＝Ｒ2に設定されることから、抵抗(11)に
よる電圧降下Ｖ2−Ｖ5も１ボルトでなければならず、即
ち第３演算増幅器(15)の出力端子の直流レベルＶ5を１.
５ボルトに設定しなければならない。第３演算増幅器(1
5)においては、出力端子から得られる電圧がそのまま反
転入力端子に帰還され、且つ、可変電圧Ｖ 6もそのまま
非反転入力端子に印加される為、第３演算増幅器(15)を
正常に機能させるには、可変抵抗(14)を調整して可変電
圧Ｖ6をＶ5と等しい１.５ボルトに設定すればよいこと
になる。
【００１３】これより、トランジスタ(６)のベースの直
流レベルＶ2が２.５ボルトとなった為、第１演算増幅器
(１)の出力電圧の直流レベルＶ1が従来の１.７５ボルト
より大なる２.５ボルトであるにも関わらず、第２演算
増幅器(４)を利得＋６ｄＢとして動作させることが可能
となる。尚、本実施例においては、第１演算増幅器(１)
の非反転入力端子の入力を光信号を電圧変換した信号と
して説明したが、これに限定されることなく、一般の電
圧信号としてもよい。
流レベルＶ2が２.５ボルトとなった為、第１演算増幅器
(１)の出力電圧の直流レベルＶ1が従来の１.７５ボルト
より大なる２.５ボルトであるにも関わらず、第２演算
増幅器(４)を利得＋６ｄＢとして動作させることが可能
となる。尚、本実施例においては、第１演算増幅器(１)
の非反転入力端子の入力を光信号を電圧変換した信号と
して説明したが、これに限定されることなく、一般の電
圧信号としてもよい。
【００１４】以上示した例の如く、本発明によれば、第
１演算増幅器(１)の出力電圧の直流レベルＶ1に依存す
ることなく、第２演算増幅器(４)の利得を所望の値に設
定できることになる。
１演算増幅器(１)の出力電圧の直流レベルＶ1に依存す
ることなく、第２演算増幅器(４)の利得を所望の値に設
定できることになる。
【００１５】
【発明の効果】本発明によれば、第３演算増幅器の一方
の入力端子の直流レベルを可変抵抗回路によって調整す
ることにより、第１演算増幅器の出力電圧の直流レベル
に依存することなく、第２演算増幅器の利得を所望の値
に設定でき、設計の自由度が向上する利点が得られる。
の入力端子の直流レベルを可変抵抗回路によって調整す
ることにより、第１演算増幅器の出力電圧の直流レベル
に依存することなく、第２演算増幅器の利得を所望の値
に設定でき、設計の自由度が向上する利点が得られる。
【図１】本発明を示す図である。
【図２】従来回路を示す図である。
(１) 第１演算増幅器 (２)(３)(10)(11)(13) 抵抗 (４) 第２演算増幅器 (14) 可変抵抗 (15) 第３演算増幅器
Claims (2)
- 【請求項１】 一方の入力端子に入力信号が印加され、
出力端子から得られた出力信号が利得を定めるための第
１抵抗を介して他方の入力端子に帰還される第１演算増
幅器と、 一方の入力端子に前記第１演算増幅器の出力信号が印加
され、出力端子から得られた出力信号が利得を定めるた
めの第２抵抗を介して他方の入力端子に帰還される第２
演算増幅器と、 可変抵抗回路と、 一方の入力端子に前記可変抵抗回路から得られる可変信
号が印加され、出力端子から得られる出力信号が他方の
入力端子に短絡状態で帰還されると共に前記第２抵抗を
介して前記演算増幅器の他方の入力端子に印加される第
３演算増幅器と、を備え、 前記可変抵抗回路を調整することによって、前記第３演
算増幅器の一方の入力端子の電位を前記第３演算増幅器
の出力端子の電位に一致させることを特徴とする直結型
演算増幅器。 - 【請求項２】 前記第３演算増幅器の利得を零に設定し
たことを特徴とする請求項１記載の直結型演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312583A JP2777497B2 (ja) | 1991-11-27 | 1991-11-27 | 直結型演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312583A JP2777497B2 (ja) | 1991-11-27 | 1991-11-27 | 直結型演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152868A JPH05152868A (ja) | 1993-06-18 |
| JP2777497B2 true JP2777497B2 (ja) | 1998-07-16 |
Family
ID=18030955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312583A Expired - Fee Related JP2777497B2 (ja) | 1991-11-27 | 1991-11-27 | 直結型演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777497B2 (ja) |
-
1991
- 1991-11-27 JP JP3312583A patent/JP2777497B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152868A (ja) | 1993-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4437023A (en) | Current mirror source circuitry | |
| US5150076A (en) | Emitter-grounded amplifier circuit with bias circuit | |
| US5929623A (en) | Regulated power supply circuit | |
| JPS6136407B2 (ja) | ||
| US20080129384A1 (en) | Variable gain amplifier circuit | |
| JP2733962B2 (ja) | 利得制御増幅器 | |
| JPH0546571B2 (ja) | ||
| JP3404209B2 (ja) | トランスインピーダンス増幅器回路 | |
| JPS5836015A (ja) | 可変電子インピ−ダンス装置 | |
| US4879522A (en) | Integrated complementary push-pull B final stage | |
| JP2893465B2 (ja) | 高利得ｉｃ増幅器 | |
| JP2777497B2 (ja) | 直結型演算増幅器 | |
| US6734720B2 (en) | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero | |
| US4945314A (en) | Amplifier arrangement with saturation detection | |
| JPH0712128B2 (ja) | 増幅器 | |
| US3491306A (en) | Dc coupled amplifier with automatic gain control | |
| US6424210B1 (en) | Isolator circuit | |
| JPH06276037A (ja) | オーディオ用パワーアンプ | |
| KR950008954B1 (ko) | 히스테리시스 특성을 갖는 비교회로 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| EP0508711A1 (en) | Transistor direct-coupled amplifier | |
| JPH1079625A (ja) | 光受信回路 | |
| JP2793194B2 (ja) | 定電流回路 | |
| JPS6336745Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090501 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |