KR100931548B1 - 이득 가변 증폭 회로 - Google Patents

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미쓰미덴기가부시기가이샤
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Abstract

본 발명은 회로 소자 수를 삭감할 수 있고 반도체 집적 회로를 형성할 면적을 삭감할 수 있는 이득 가변 증폭 회로를 제공하는 것을 목적으로 한다.
일측의 입력 단자를 신호 입력 단자에 공통 접속받고, 어느 하나의 회로가 동작 선택되는 복수 개의 차동 회로(22, 24, 26, 28)와, 복수 개의 차동 회로(22, 24, 26, 28)의 출력 단자가 공통으로 접속되며 복수 개의 차동 회로의 출력 신호를 꺼내어 신호 출력 단자(50)로부터 출력하는 출력 회로(30)와, 기준 전압이 인가되는 단자(51)와 상기 신호 출력 단자 사이에 직렬 접속된 복수 개의 저항(R12, R11, R13, R14)을 가지며, 복수 개의 저항의 접속점과 상기 신호 출력 단자 각각을 상기 복수 개의 차동 회로 각각의 타측의 입력 단자에 접속한다.
Figure R1020070106552
입력 단자, 신호 입력 단자, 차동 회로, 출력 신호, 신호 출력 단자, 출력 회로, 기준 전압, 저항, 저항의 접속점, 차동 회로, 이득 가변 증폭 회로

Description

이득 가변 증폭 회로{GAIN VARIABLE AMPLIFICATION CIRCUIT}
본 발명은 이득 가변 증폭 회로에 관한 것으로서, 제어 신호에 따라 이득을 가변하는 이득 가변 증폭 회로에 관한 것이다.
예컨대 각종 음원으로부터 입력되는 음성 신호를 받아들일 때, 음성 신호의 피크 투 피크 레벨에 따른 제어 신호를 공급받고, 이 제어 신호에 따라 이득을 가변함으로써 음성 신호의 레벨 맞춤을 행하는 이득 가변 증폭 회로가 알려져 있다.
도 6은 종래의 반도체 집적 회로화된 이득 가변 증폭 회로의 일례의 회로 구성도를 나타낸다. 동 도면에서, 단자(1)에는 각종 음원으로부터 음성 신호가 입력되고, 이 음성 신호는 연산 증폭기(2, 4, 6, 8) 각각의 비반전 입력 단자에 공급된다.
연산 증폭기(2)는 출력 단자와 반전 입력 단자 사이를 저항(R1)으로 접속받고, 반전 입력 단자에 일단을 접속받은 저항(R2)의 타단에는 기준 전압(Vref)이 인가되고, 연산 증폭기(2)의 출력 단자는 단자(10)에 접속되어서 비반전 증폭기를 구성하고 있다. 연산 증폭기(2)는 단자(3)보다 예컨대 하이 레벨의 제어 신호를 공급받았을 때에만 동작한다. 이 비반전 증폭기는 저항(R1과 R2)에 의해 증폭 도(=1+R1/R2)를 결정받으며, 예컨대 증폭도는 6dB(2배)로 되어 있다.
연산 증폭기(4)는 출력 단자와 반전 입력 단자 사이를 저항(R3)으로 접속받고, 반전 입력 단자에 일단을 접속받은 저항(R4)의 타단에는 기준 전압(Vref)이 인가되고, 연산 증폭기(4)의 출력 단자는 단자(10)에 접속되어 비반전 증폭기를 구성하고 있다. 연산 증폭기(4)는 단자(5)로부터 예컨대 하이 레벨의 제어 신호를 공급받았을 때에만 동작한다. 이 비반전 증폭기는 저항(R3와 R4)에 의해 증폭도(=1+R3/R4)를 결정받으며, 예컨대 증폭도는 4dB(1.58배)로 되어 있다.
연산 증폭기(6)는 출력 단자와 반전 입력 단자 사이를 저항(R5)으로 접속받고, 반전 입력 단자에 일단을 접속받은 저항(R6)의 타단에는 기준 전압(Vref)이 인가되고, 연산 증폭기(6)의 출력 단자는 단자(10)에 접속되어 비반전 증폭기를 구성하고 있다. 연산 증폭기(6)는 단자(7)로부터 예컨대 하이 레벨의 제어 신호를 공급받았을 때에만 동작한다. 이 비반전 증폭기는 저항(R5와 R6)에 의해 증폭도(=1+R5/R6)를 결정받으며, 예컨대 증폭도는 2dB(1.26배)로 되어 있다.
연산 증폭기(8)는 출력 단자와 반전 입력 단자 사이를 접속받으며, 반전 입력 단자에 기준 전압(Vref)이 인가되고, 연산 증폭기(8)의 출력 단자는 단자(10)에 접속되어 버퍼 앰프를 구성하고 있다. 연산 증폭기(8)는 단자(9)로부터 예컨대 하이 레벨의 제어 신호를 공급받았을 때에만 동작한다. 이 버퍼 앰프의 증폭도는 0dB(1배)이다.
단자(3, 5, 7, 9)에 공급되는 제어 신호는 어느 1비트만이 하이 레벨이 되고, 연산 증폭기(2, 4, 6, 8) 중 어느 하나가 동작하여 연산 증폭기(2, 4, 6, 8) 중 어느 하나에서 증폭된 음성 신호가 단자(10)로부터 출력된다.
도 7은 연산 증폭기(2)가 구성하는 비반전 증폭기의 일례의 회로도를 나타낸다. 연산 증폭기(4, 6, 8) 각각이 구성하는 비반전 증폭기에 대해서도 동일 구성이다. 동 도면에서, npn 트랜지스터(Q1, Q2)는 에미터를 공통 접속받은 후 정전류원(11)과 스위치(12)를 통하여 접지되어 있다. 트랜지스터(Q1)는 베이스를 단자(1)에 접속받고 컬렉터를 정전류원(13)을 통하여 전원(Vcc)에 접속받고 있다. 트랜지스터(Q2)는 베이스를 저항(R1, R2)의 일단에 접속받고 컬렉터를 전원(Vcc)에 접속받고 있으며, 트랜지스터(Q1, Q2)는 차동 회로를 구성하고 있다.
상기 차동 회로의 출력인 트랜지스터(Q1)의 컬렉터는 pnp 트랜지스터(Q3)의 베이스에 접속되어 있다. 트랜지스터(Q3)는 에미터를 전원(Vcc)에 접속받고 컬렉터를 정전류원(14)과 스위치(15)를 통하여 접지받으며, 출력 회로로서의 에미터 접지 회로를 구성하고 있다. 트랜지스터(Q3)의 컬렉터는 단자(10)에 접속됨과 아울러 저항(R1)을 통하여 트랜지스터(Q2)의 베이스에 접속되고, 또한 위상 보상용 콘덴서(C0)를 통하여 트랜지스터(Q3)의 베이스에 접속되어 있다.
트랜지스터(Q2)의 베이스에는 저항(R2)을 통하여 기준 전압(Vref)이 인가되어 있다. 스위치(12, 15)는 단자(3)로부터 공급되는 제어 신호가 하이 레벨일 때에만 도통하여 트랜지스터(Q1∼Q3)에 동작 전류를 공급한다.
또한, 특허 문헌 1에는 2개의 차동 증폭 회로 중 어느 하나에 전원을 공급함으로써 이득을 전환하는 증폭 회로가 기재되어 있다.
[특허 문헌 1] 일본 실용신안 공개 평 4-102311호 공보
도 6의 종래 회로에서는 각 비반전 증폭기에서 증폭도를 설정하기 위하여 저항(R1∼R6)을 필요로 하며, 또한 각 비반전 증폭기에는 트랜지스터와 정전류원이 스위치로 이루어지는 출력 회로를 필요로 하여 회로 소자 수가 많아져 반도체 집적 회로를 형성하는 면적이 커진다는 문제가 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로서, 회로 소자 수를 삭감할 수 있고 반도체 집적 회로를 형성할 면적을 삭감할 수 있는 이득 가변 증폭 회로를 제공하는 것을 목적으로 한다.
본 발명의 일 실시 태양에 따른 이득 가변 증폭 회로는, 일측의 입력 단자를 신호 입력 단자에 공통 접속받고, 어느 하나의 회로가 동작 선택되는 복수 개의 차동 회로(22, 24, 26, 28)와, 상기 복수 개의 차동 회로(22, 24, 26, 28)의 출력 단자가 공통으로 접속되며 상기 복수 개의 차동 회로의 출력 신호를 꺼내어 신호 출력 단자(50)로부터 출력하는 출력 회로(30)와, 기준 전압이 인가되는 단자(51)와 상기 신호 출력 단자(50) 사이에 직렬 접속된 복수 개의 저항(R12, R11, R13, R14)을 가지며, 상기 복수 개의 저항(R12, R11, R13, R14)의 접속점과 상기 신호 출력 단자(50) 각각을 상기 복수 개의 차동 회로(22, 24, 26, 28) 각각의 타측의 입력 단자에 접속함으로써 회로 소자 수를 삭감할 수 있고 반도체 집적 회로를 형성할 면적을 삭감할 수 있다.
상기 이득 가변 증폭 회로에 있어서, 상기 복수 개의 차동 회로(22, 24, 26, 28)는 한 쌍의 트랜지스터로 구성되고, 상기 한 쌍의 트랜지스터 중 베이스를 상기 일측의 입력 단자로 하는 트랜지스터의 컬렉터가 상기 출력 단자인 구성으로 할 수 있다.
또한 상기 이득 가변 증폭 회로에 있어서, 상기 출력 회로(50)는 상기 복수 개의 차동 회로의 출력 단자를 베이스에 접속받고 컬렉터를 상기 신호 출력 단자에 접속받은 에미터 접지 구성의 트랜지스터인 구성으로 할 수 있다.
또한, 상기 괄호 안의 참조 부호는 이해를 쉽게 하기 위하여 붙인 것으로서 일례에 불과하며, 도시한 태양에 한정되는 것은 아니다.
본 발명에 따르면, 각 비반전 증폭기에서 증폭도를 설정하기 위한 저항 수를 삭감할 수 있고, 반도체 집적 회로를 형성할 면적을 삭감할 수 있다.
도 1은 본 발명의 이득 가변 증폭 회로의 일 실시 형태의 회로 구성도를 나타낸다. 또한 도 2는 본 발명의 이득 가변 증폭 회로의 일 실시 형태의 회로도를 나타낸다. 이 이득 가변 증폭 회로는 전체가 반도체 집적화되어 있다.
도 1에서, 신호 입력 단자(21)에는 각종 음원으로부터 음성 신호가 입력되고, 이 음성 신호는 차동 회로(22, 24, 26, 28) 각각의 비반전 입력 단자에 공통으로 공급된다.
차동 회로(22)의 출력 단자는 출력 회로(30)를 통하여 신호 출력 단자(50)에 접속되어 있으며, 반전 입력 단자는 저항(R11, R12) 각각의 일단(저항(R11, R12)의 접속점)에 접속되어 있다. 저항(R12)의 타단은 단자(51)에 접속되어 기준 전압(Vref)을 인가받고 있으며, 저항(R11)의 타단은 저항(R13, R14)을 통하여 신호 출력 단자(50)에 접속되어 있다.
단자(23, 25, 27, 29)에 공급되는 제어 신호는 어느 1비트만이 하이 레벨이 되고, 단자(23)로부터 하이 레벨의 제어 신호를 공급받았을 때 차동 회로(22)만이 동작한다. 이 때, 차동 회로(22)로 구성되는 비반전 증폭기의 증폭도(Av1)는 하기 수학식 1로 표시된다.
Av1=1+(R11+R13+R14)/R12
차동 회로(24)의 출력 단자는 출력 회로(30)를 통하여 신호 출력 단자(50)에 접속되어 있으며, 반전 입력 단자는 저항(R11, R13) 각각의 일단(R11, R13의 접속점)에 접속되어 있다. 저항(R11)의 타단은 저항(R12)을 통하여 접지되고, 저항(R13)의 타단은 저항(R14)을 통하여 신호 출력 단자(50)에 접속되어 있다.
단자(23, 25, 27, 29)에 공급되는 제어 신호는 어느 1비트만이 하이 레벨이 되고, 단자(25)로부터 하이 레벨의 제어 신호를 공급받았을 때 차동 회로(24)만이 동작한다. 이 때, 차동 회로(24)로 구성되는 비반전 증폭기의 증폭도(Av2)는 하기 수학식 2로 표시된다.
Av2=1+(R13+R14)/(R12+R11)
차동 회로(26)의 출력 단자는 출력 회로(30)를 통하여 신호 출력 단자(50)에 접속되어 있으며, 반전 입력 단자는 저항(R13, R14) 각각의 일단(R13, R14의 접속점)에 접속되어 있다. 저항(R13)의 타단은 저항(R11, R12)을 통하여 접지되며, 저항(R14)의 타단은 신호 출력 단자(50)에 접속되어 있다.
단자(23, 25, 27, 29)에 공급되는 제어 신호는 어느 1비트만이 하이 레벨이 되고, 단자(27)로부터 하이 레벨의 제어 신호를 공급받았을 때 차동 회로(26)만이 동작한다. 이 때, 차동 회로(26)로 구성되는 비반전 증폭기의 증폭도(Av3)는 하기 수학식 3으로 표시된다.
Av3=1+R14/(R12+R11+R13)
차동 회로(28)의 출력 단자는 신호 출력 단자(50)에 접속되어 있으며, 차동 회로(28)는 출력 단자와 반전 입력 단자 사이를 접속받으며, 반전 입력 단자는 저항(R14)의 일단에 접속되어 있다.
단자(23, 25, 27, 29)에 공급되는 제어 신호는 어느 1비트만이 하이 레벨이 되고, 단자(29)로부터 하이 레벨의 제어 신호를 공급받았을 때 차동 회로(28)만이 동작한다. 이 때, 차동 회로(28)로 구성되는 버퍼의 증폭도(Av4)는 Av=1(0dB)이다.
여기서, R11=1.3kΩ, R12=5kΩ, R13=1.6kΩ, R14=2.1kΩ라 하면, 상기 수학식 1로부터 Av1=2(=6dB)가 되고, 상기 수학식 2로부터 Av2=1.58(=4dB)이 되고, 상기 수학식 3으로부터 Av3=1.26(=2dB)이 된다.
도 2에서, npn 트랜지스터(Q11, Q12)는 에미터를 공통 접속받은 후 정전류원(31)과 스위치(32)를 통하여 접지되어 있다. 트랜지스터(Q11)는 베이스를 신호 입력 단자(21)에 접속받고, 컬렉터를 정전류원(33)을 통하여 전원(Vcc)에 접속받고 있다. 트랜지스터(Q12)는 베이스를 저항(R11, R12)의 접속점에 접속받고 컬렉터를 전원(Vcc)에 접속받고 있으며, 트랜지스터(Q11, Q12)는 차동 회로(22)를 구성하고 있다.
또한 npn 트랜지스터(Q13, Q14)는 에미터를 공통 접속받은 후 정전류원(34)과 스위치(35)를 통하여 접지되어 있다. 트랜지스터(Q13)는 베이스를 신호 입력 단자(21)에 접속받고, 컬렉터를 정전류원(33)을 통하여 전원(Vcc)에 접속받고 있다. 트랜지스터(Q14)는 베이스를 저항(R11, R13)의 접속점에 접속받고 컬렉터를 전원(Vcc)에 접속받고 있으며, 트랜지스터(Q13, Q14)는 차동 회로(24)를 구성하고 있다.
또한 npn 트랜지스터(Q15, Q16)는 에미터를 공통 접속받은 후 정전류원(36)과 스위치(37)를 통하여 접지되어 있다. 트랜지스터(Q15)는 베이스를 신호 입력 단자(21)에 접속받고, 컬렉터를 정전류원(33)을 통하여 전원(Vcc)에 접속받고 있다. 트랜지스터(Q16)는 베이스를 저항(R13, R14)의 접속점에 접속받고 컬렉터를 전원(Vcc)에 접속받고 있으며, 트랜지스터(Q15, Q16)는 차동 회로(26)를 구성하고 있다.
아울러 npn 트랜지스터(Q17, Q18)는 에미터를 공통 접속받은 후 정전류원(38)과 스위치(39)를 통하여 접지되어 있다. 트랜지스터(Q17)는 베이스를 신호 입력 단자(21)에 접속받고, 컬렉터를 정전류원(33)을 통하여 전원(Vcc)에 접속받고 있다. 트랜지스터(Q18)는 베이스를 저항(R14)의 신호 출력 단자(50) 측의 일단에 접속받고, 컬렉터를 전원(Vcc)에 접속받고 있으며, 트랜지스터(Q17, Q18)는 차동 회로(28)를 구성하고 있다.
상기 차동 회로(22, 24, 26, 28)의 출력인 트랜지스터(Q11, Q13, Q15, Q17) 각각의 컬렉터는 출력 회로(30)를 구성하는 pnp 트랜지스터(Q19)의 베이스에 접속되어 있다. 트랜지스터(Q19)는 에미터를 전원(Vcc)에 접속되며, 컬렉터를 정전류원(40)을 통하여 접지받아 에미터 접지 회로를 구성하고 있다. 트랜지스터(Q19)의 컬렉터는 신호 출력 단자(50)에 접속되고, 또한 위상 보상용 콘덴서(C1)를 통하여 트랜지스터(Q19)의 베이스에 접속되어 있다.
도 3은 본 발명의 단자(51)에 접속되는 기준 전압 발생 회로의 일 실시 형태의 회로도를 나타낸다. 동 도면에서, 전원(Vcc)과 접지(GND) 사이에는 직렬 접속된 저항(R21, R22)이 설치되어 있다. 이에 따라 저항(R21과 R22)의 접속점의 전압은 Vcc·R22/(R21+R22)가 된다. 이 전압은 트랜지스터(Qa)와 저항(R23)으로 구성되는 에미터 팔로어 회로와, 트랜지스터(Qb)와 저항(R24)으로 구성되는 에미터 팔로어 회로를 통하여 단자(60)로부터 기준 전압(Vref)으로서 출력된다.
도 4는 도 2에 있어서 차동 회로(22)와 출력 회로(30) 부분을 추출한 회로도이다. 이에 대하여 도 5는 도 4를 변형한 회로도이다.
본 발명에서는 도 4에 도시한 바와 같이, 트랜지스터(Q11)의 컬렉터로부터 꺼낸 입력 신호를 반전시킨 신호를 에미터 접지 구성의 트랜지스터(19)에서 다시 반전시켜 신호 출력 단자(50)로부터 출력하는 데 반해, 도 5의 변형 회로에서는 트랜지스터(Q12)의 컬렉터로부터 입력 신호와 동일 위상의 신호를 꺼내고, 에미터 팔로어 구성의 npn 트랜지스터(Q20)의 베이스에 공급하여 반전시킨 후 신호 출력 단자(50)로부터 출력한다. 또한, 도 4, 도 5에서 Ra=R11+R13+R14라 한다.
도 5의 구성에서는, 신호 입력 단자(21)에 전압 6V(=Vref)를 중심으로 하여 최소 전압 4V이고 최대 전압 8V인 신호를 입력하면, 신호 출력 단자(50)에서는 전압 6V를 중심으로 하여 최소 전압 2V이고 최대 전압 10V인 신호가 된다. 트랜지스터(Q12)의 컬렉터의 전압은 신호 출력 단자(50)의 전압을 트랜지스터(Q20)의 베이스·에미터간 전압 강하 0.7V만큼 높기 때문에, 전압 6.7V를 중심으로 하여 최소 전압 2.7V이고 최대 전압 10.7V인 신호가 된다.
또한 트랜지스터(Q12)의 베이스의 전압은 신호 출력 단자(50)의 전압을 저항(Ra, R11)으로 분압한 것이므로, 전압 6V를 중심으로 하여 최소 전압 4V이고 최대 전압 8V인 신호가 된다. 여기서, 트랜지스터(Q12)의 베이스의 최소 전압 4V에 대하여 트랜지스터(Q12)의 컬렉터의 최소 전압은 2.7V이기 때문에, 신호의 최소값 근방에서 트랜지스터(Q12)의 베이스·컬렉터 사이는 정상적으로 바이어스되지 않고, 트랜지스터(Q12)는 신호의 최소값 근방에서 오프되게 되어 정상적으로 동작할 수 없다.
이에 반해, 본 발명의 도 4의 구성에서는 신호 입력 단자(21)에 전압 6V(=Vref)를 중심으로 하여 최소 전압 4V이고 최대 전압 8V인 신호를 입력하면, 신호 출력 단자(50)에서는 전압 6V를 중심으로 하여 최소 전압 2V이고 최대 전압 10V 인 신호가 된다. 또한 트랜지스터(Q12)의 베이스의 전압은 신호 출력 단자(50)의 전압을 저항(Ra, R11)으로 분압한 것이므로 전압 6V를 중심으로 하여 최소 전압 4V이고 최대 전압 8V인 신호가 된다. 여기서, 트랜지스터(Q12)의 컬렉터는 전원 전압(Vcc)이기 때문에 트랜지스터(Q12)는 신호 최소값부터 최대값까지의 전역에서 정상적으로 동작한다.
여기서, 도 6의 종래의 구성에서는 반도체 집적 회로의 경우, 저항(R1+R2+R3+R4+R5+R6)의 저항값만큼의 면적이 필요해진다. 도 1의 본 발명의 구성에서는 반도체 집적 회로의 경우, 저항(R11+R12+R13+R14)의 저항값만큼의 면적이 필요한데, 이는 저항(R1+R2)의 저항값만큼의 면적과 같으며, 저항(R3+R4+R5+R6)의 저항값만큼의 면적이 삭감 가능해진다. 또한, 저항의 면적으로는 약 1kΩ에서 트랜지스터 한 개분의 면적이 되므로, 도 6의 예에서는 저항(R3+R4+R5+R6)≒14kΩ이며, 이에 대하여 도 1에서는 트랜지스터 14개분의 면적의 삭감이 된다.
이와 같이 저항(R11∼R14)을 공용화하여 차동 회로(22, 24, 26, 28) 중 어느 것이 선택되어 있는 경우에도 저항(R11∼R14)이 모두 회로 동작에 기여하는 구성으로 하여 저항 수를 삭감할 수 있고, 또한 차동 회로(22, 24, 26, 28) 중 어느 것이 선택되어 있는 경우에도 출력 회로(30)가 사용되도록 공용화한 구성으로 하여 회로 소자 수를 삭감할 수 있고, 반도체 집적 회로를 형성할 면적을 삭감할 수 있다.
도 1은 본 발명의 이득 가변 증폭 회로의 일 실시 형태의 회로 구성도이다.
도 2는 본 발명의 이득 가변 증폭 회로의 일 실시 형태의 회로도이다.
도 3은 기준 전압 발생 회로의 일 실시 형태의 회로도이다.
도 4는 도 2의 일부를 추출한 회로도이다.
도 5는 도 4를 변형한 회로도이다.
도 6은 종래의 이득 가변 증폭 회로의 일례의 회로 구성도이다.
도 7은 비반전 증폭기의 일례의 회로도를 보인 도면이다.
<부호의 설명>
21: 신호 입력 단자, 22, 24, 26, 28: 차동 회로
30: 출력 회로, 31, 33, 34, 36, 38, 40: 정전류원,
32, 35, 37, 39: 스위치, 50: 신호 출력 단자,
C1: 콘덴서, Q11∼19: 트랜지스터,
R11∼R14: 저항

Claims (3)

  1. 일측의 입력단자를 신호입력 단자에 공통 접속받고, 어느 하나의 회로가 동작 선택되는 복수개의 차동 회로;
    상기 복수개의 차동 회로의 출력 단자가 공통으로 접속되고 상기 복수개의 차동 회로의 출력 신호를 꺼내어 신호출력 단자로부터 출력하는 출력 회로; 및
    기준 전압이 인가되는 단자와 상기 신호출력 단자 사이에 직렬 접속된 복수개의 저항을 포함하고,
    상기 복수개의 차동 회로의 각각은 제1 및 제2 트랜지스터로 구성되고, 상기 제1 트랜지스터의 베이스는 상기 신호입력 단자와 접속되고 컬렉터가 상기 출력 단자가 되고, 상기 제2 트랜지스터의 베이스의 각각은 상기 직렬 접속된 복수개의 저항의 접속점에 하나씩 접속되고 컬렉터는 전원에 접속되고, 상기 제1 및 제2 트랜지스터의 에미터는 정전류원과 스위치 회로를 통해 그라운드에 접속되고,
    상기 복수개의 차동 회로의 각각의 입력은 하나로 접속된 공통의 입력이 되고, 상기 복수개의 차동 회로의 각각의 출력은 하나로 접속된 공통의 출력이 되고 제1 부하소자를 통해 상기 전원에 접속되고,
    상기 출력회로는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 베이스는 상기 공통의 출력에 접속되고, 에미터는 상기 전원에 접속되고, 컬렉터는 상기 신호출력 단자에 접속됨과 동시에 제2 부하 소자를 통해 그라운드에 접속되고,
    상기 복수개의 차동 회로의 각각이 소정 이득값을 가지도록 상기 복수개의 저항의 값이 설정되는 것을 특징으로 하는 이득 가변 증폭 회로.
  2. 삭제
  3. 삭제
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