JP2005229383A

JP2005229383A - 半導体集積回路

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Publication number: JP2005229383A
Application number: JP2004036659A
Authority: JP
Inventors: 崇 ▲浜▼本; Takashi Hamamoto
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Priority date: 2004-02-13
Filing date: 2004-02-13
Publication date: 2005-08-25
Anticipated expiration: 2024-02-13
Also published as: US20050179490A1; US7123093B2; JP3962381B2

Abstract

【課題】VT変動の影響によらずに安定した出力信号を得ることができる半導体集積装置を提供。
【解決手段】入力PIN(1)および(2)に入力される信号を増幅する差動増幅回路群(PA) 12の出力が最終段の差動増幅回路(PAn) 14に接続され、差動増幅回路(PAn) 14の出力は検出(DET)回路16に接続され、DET回路16から検出信号がコンパレータ20の（−）側入力に出力され、バイアス回路18から出力されたバイアス信号(BP)がソースフォロア回路22のPMOSトランジスタ60のベースに入力されて、そのソース端子から出力された出力信号(SFOUT)64がコンパレータ20の(＋)側入力に入力されて、これらバイアス信号(BP)と出力信号(SFOUT)64との比較結果が出力信号(COMPOUT)としてコンパレータ20から出力される。
【選択図】図１

Description

本発明は、入力信号を増幅する差動増幅手段を含む半導体集積回路に関するものである。

従来構成の差動増幅回路の構成について図13を参照して説明する。同図に示す回路1300は、差動増幅回路群1310および最終段の差動増幅回路1320と、差動増幅回路の出力1320を検出する検出(DET)回路1330と、バイアス回路1340とを有し、バイアス回路1340の出力がコンパレータ回路1350に接続されている。

差動増幅回路群1310は、その内部に差動増幅回路1320と同様の回路を複数含んで接続された回路群である。そこで差動増幅回路1320の内部構成について説明する。差動増幅回路1320は、電源VDDに接続された定電流回路(PTn)がPMOSトランジスタP(n1)とPMOSトランジスタP(n2)とのそれぞれのソース端子に接続され、これらトランジスタのドレイン端子はそれぞれ抵抗PR(n1)および抵抗PR（n2)を介してグランドGNDに接続されている。なお”ｎ”は、差動増幅回路1320の接続段数を示す自然数である。

PMOSトランジスタP(n1)には、入力PIN(1)または前段回路からの出力PO(n1)が接続され、PMOSトランジスタP(n2)には、入力PIN(2)または前段回路からの出力PO(n2)が接続される。

PMOSトランジスタP(n1)およびP(n2)の各ドレイン端子と抵抗PR(n1)および抵抗、PR(n2)とのそれぞれの接続点が、各差動増幅回路の出力PO(n1)および出力PO(n2)をそれぞれ形成して次段の差動増幅回路の入力に接続される。最終段に配置された差動増幅回路の出力PO(n2)は、検出回路1330に接続されている。

検出(DET)回路1330は、電源VDDに接続された定電流回路(PT) 1332と、ソース端子に定電流回路(PT) 1332が接続され、ゲート端子に差動増幅回路PAnの出力信号PO(n2)が接続され、さらにドレイン端子がグランドGNDに接続されたPMOSトランジスタ1334によってソースフォロア回路が形成されている。PMOSトランジスタ1334のソース端子から検出信号DETを出力する出力1336が出力されている。また、出力1336は、コンデンサ1338を介してグランドGNDに接続されている。検出回路1330の出力(DET) 1336はコンパレータ回路1350に接続されている。

バイアス回路1340は、電源VDDに接続された定電流回路1342と、定電流回路1342の出力とグランドGNDとの間に接続された抵抗1344とを含み、定電流回路1342の電流値と抵抗1344の抵抗値によって電位が決定される接続点1346からバイアス信号BPが出力される。このバイアス信号BPはコンパレータ回路1350に送られてコンパレータ回路1350の基準電位となる。コンパレータ回路1350は、バイアス回路1340のバイアス信号BPがプラス（＋）側入力に入力され、DET回路1330の出力信号DETがマイナス（−）側入力に入力される。コンパレータ回路1350は、これら入力を比較して出力信号(COMPOUT)を出力1360に出力する。

これら差動増幅回路群(PA) 1310、差動増幅回路(PAn) 1320、検出(DET)回路1330、バイアス回路1340およびコンパレータ回路1350により構成された回路は、入力PIN(1)および入力PIN(2)に対して正相および逆相の関係を持ち、振幅変調された信号が入力された場合に、差動増幅回路群(PA) 1310と差動増幅回路(PAn) 1320にて増幅した出力信号(POn1),(POn2)を出力する。検出(DET)回路1330に送られた出力信号(POn2)は検出(DET)回路1330のソースフォロア回路とコンデンサ1338とにより、振幅Low側のピーク検出が行われて復調される。この復調された信号が検出信号(DET)としてコンパレータ回路1350に送られる。バイアス回路1340では、検出信号(DET)の”H”信号と”L”信号の中間電位となるバイアス信号(BP)が生成され、コンパレータ回路1350に供給する。コンパレータ回路1350において、検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

また、図14および図15に示す差動増幅回路の従来構成は、複数の差動増幅回路PA1〜PAn（nは差動増幅回路の接続段数）が接続され、最終段の差動増幅回路が自動利得制御(AGC)回路に接続された構成であった。なお、両図は、図16に示すように組み合わされる。

詳しくは、差動増幅回路PA1,PA2,...,PAnは、それぞれ、ソース端子に電源VDDが接続され、ゲート端子にバイアス信号入力(PB) 1410が接続されたPMOSトランジスタ(Pn)と、PMOSトランジスタ(Pn)のドレイン端子が各ソース端子に接続されたPMOSトランジスタ(Pn1)、(Pn2)、(Pn3)および(Pn4)とを含む。

PMOSトランジスタ(Pn1)と(Pn3)とのドレイン端子は互いに接続され、抵抗(PRn1)を介してグランドGNDに接続されている。また、PMOSトランジスタ(Pn2)と(Pn4)とのドレイン端子は互いに接続され、抵抗(PRn2)を介してグランドGNDに接続されている。PMOSトランジスタ(Pn3)および(Pn4)のゲート端子は互いに接続されるとともに、AGC信号を入力する接続線1420が接続されている。

これらのPMOSトランジスタ(P1(P2〜Pn))、(P11(P21〜Pn1))、(P12(P22〜Pn2))、(P13(P23〜Pn3))、(P14(P24〜Pn4))と、抵抗(PR11(PR21〜PRn1))、(PR12(PR22〜PRn2))とにより構成された差動増幅回路PA1〜PAnは、PMOSトランジスタ(P11(P21〜Pn1))と(P13(P23〜Pn3))とのドレイン端子が接続されたノードから出力PO11(PO21〜POn1)を出力し、PMOSトランジスタ(P12(P22〜Pn2))と(P14(P24〜Pn4))とのドレイン端子が接続されたノードから出力PO12(PO22〜POn2)を出力する。

初段差動増幅回路PA1のPMOSトランジスタ(P11)のゲートには入力信号PIN(1)を入力する入力PIN(1)が接続され、PMOSトランジスタ(P12)のゲート端子には入力信号PIN(2)を入力する入力PIN(2)が接続されている。

また、2段目以降の差動増幅回路PA2〜PAnのPMOSトランジスタ(P21)〜(Pn1)のゲート端子には、それぞれ前段の差動増幅回路出力PO11〜PO(n-1)1が接続され、PMOSトランジスタ(P22)〜(Pn2)のゲート端子には、それぞれ前段の差動増幅回路出力PO12〜PO(n-1)2が接続されている。最終段差動増幅回路PAnの出力から出力される出力信号POn2がAGC回路1430に入力される。

自動利得制御(AGC)回路1430は、ソース端子に電源VDDが接続され、ゲート端子にバイアス信号入力(PB)が接続されたPMOSトランジスタ1432と、PMOSトランジスタ1430のドレイン端子に接続されたPMOSトランジスタ1434とを含む。PMOSトランジスタ1434のゲート端子には差動増幅回路PAnの出力POn2が接続され、ドレイン端子はグランドに接続されている。

PMOSトランジスタ1432のドレイン端子とPMOSトランジスタ1434のソース端子が接続されたノードがゲインコントロール信号(AGC) を出力する出力1440を構成している。この出力1440はまた、コンデンサ1450を介してグランドGNDが接続されている。また、出力1440に出力されるゲインコントロール信号(AGC)は、各差動増幅回路PA1〜PAnに供給される。

これら差動増幅回路PA1〜PAnとAGC回路1430によって構成された回路は、入力PIN(1)に正弦波、入力PIN(2)に入力PIN(1)の逆相の正弦波が入力され、差動増幅回路PA1〜PAnにおいて増幅された信号が、最終段の差動増幅回路PAnの出力信号POn2としてAGC回路1430に送られる。AGC回路1430のPMOSトランジスタ1434のゲート端子には出力信号POn2が入力されて、PMOSトランジスタのVT分電位が持ち上げられ、コンデンサ1450において、増幅された正弦波のLow側のピークが検出され、ゲインコントロール信号(AGC)が出力される。ゲインコントロール信号(AGC)は、差動増幅回路PA1(PA2…PAn)のPMOSトランジスタ(P13(P23〜Pn3))と(P14(P24〜Pn4))との各ゲート端子にそれぞれ入力される。

差動増幅回路PA1(PA2〜PAn)は、ゲインコントロール信号(AGC)の電位がPMOSトランジスタ(P11(P21〜Pn1))と(P12(P22〜Pn2))とのゲート端子に入力される信号の電位よりも十分に高い場合、PMOSトランジスタ(P1(P2〜Pn))で定められた電流値の1/2の電流がそれぞれPMOSトランジスタ(P11(P21〜Pn1))と(P12(P22〜Pn2))とに流れ、PMOSトランジスタ(P11(P21〜Pn1))および(P12(P22〜Pn2))の電流値と、抵抗(PR11(PR21〜PAn1))および(PR12(PR22〜PAn2))の抵抗値により、それぞれ出力信号PO11(PO21〜POn1)およびPO12(PO22〜POn2)のゲインと出力電位が決定する。

ゲインコントロール信号(AGC)が低くなると、PMOSトランジスタ(P13(P23〜Pn3))と(P14(P24〜Pn4))とに電流が流れるため、PMOSトランジスタ(P11(P21〜Pn1))と(P12(P22〜Pn2))とに流れる電流が小さくなり、出力信号PO11(PO21〜POn1)、PO12(PO22〜POn2)のゲインが小さくなる。このとき出力電位は変化しない。

このように、入力信号PIN(1)および入力信号PIN(2)の入力振幅が変化した場合、ゲインコントロール信号(AGC)の電位が変化することにより、差動増幅回路PA1〜PAnのゲインが変化し、安定した出力信号を得るようにしていた。
特開平3-278110号公報

しかしながら、図13に示したような従来の回路構成では、たとえば、差動増幅回路n段分のトータル利得を80[dB]とし、入力PIN(1)および入力PIN(2)に対し最大振幅時が30[μV]、最小振幅時が３[μV]の非常に小さなASK変調波が入力された場合、差動増幅回路(PAn)の出力POn2には、最大振幅300[mV]、最小振幅30[mV]に増幅された信号が出力される。この場合、検出(DET)回路1330に送られる出力信号POn2は、ソースフォロア回路とコンデンサ1338によりピーク検出が行われ、PMOSトランジスタ1334のVT分電位を持ち上げられて、振幅135[mV]の信号に復調され、検出信号(DET)信号として出力される。

バイアス回路1340では、検出信号(DET)の振幅135[mV]の中間電位となるように定電流回路1342の電流値と抵抗1344が設定され、バイアス(BP)信号が出力される。このとき、たとえばPMOSトランジスタのVT変動範囲が±100[mV]であった場合、検出(DET)回路1330のDET信号は、PMOSトランジスタ1334のVT分電位が変動するため、VT変動の影響を受け、DET信号出力電位は±100[mV]の範囲で変動する。

これに対して、バイアス回路1340の出力信号はPMOSトランジスタのVT変動の影響を受けないため、PMOSトランジスタのVT変動が起きた場合にも一定の値となる。

これらのようにVT変動が起きた場合に、検出信号(DET)が±100[mV]の範囲で変動するのに対し、検出信号(DET)の振幅が135[mV]であるため、バイアス(BP)信号が検出信号(DET)の振幅の中間に入らず、コンパレータ回路1350の出力信号(COMPOUT)が期待値を得られないという問題点があった。

また、図14および図15に示した従来技術の回路構成では、PMOSトランジスタのVT値が変動した場合に、差動増幅回路PA1(PA2〜PAn)の出力電位は変化しないのに対し、AGC回路1430内のPMOSトランジスタ1434がVT変動の影響を受けた結果、ゲインコントロール信号(AGC)の電位がVT変動分変化する。このため、PMOSトランジスタのVT変動が起きた場合には、ゲインコントロール信号AGCを入力する差動増幅回路PA1(PA2〜PAn)のゲインが変化し、安定した出力信号を得られないという問題点があった。

本発明はこのような従来技術の欠点を解消し、VT変動の影響によらずに安定した出力信号を得ることができる半導体集積回路を提供することを目的とする。

本発明は上述の課題を解決するために、入力信号を増幅する複数の差動増幅回路であって、それぞれ直列に接続された複数の差動増幅回路と、複数の差動増幅回路のうち最終段の差動増幅回路から出力される出力信号を検出し、検出信号を出力する検出回路と、バイアス信号を生成するバイアス回路と、バイアス信号が入力され、検出回路における閾値変動を補償する信号を出力するソースフォロア回路と、検出回路から出力された検出信号とソースフォロア回路の出力信号とを比較する比較回路とを含むことを特徴とする。

この場合、検出回路は、電源ノードと接地ノードとの間に、第１の定電流源回路と第１のトランジスタとが第１の共通接続ノードを介して直列に接続され、第１の共通接続ノードと接地ノードとの間に容量素子が接続され、第１の共通接続ノードは、検出回路の出力を形成して検出信号を出力し、最終段の差動増幅回路の出力信号は、第１のトランジスタに与えられ、ソースフォロア回路は、電源ノードと接地ノードとの間に、第２の定電流源回路と、第１のトランジスタの伝導型と同じ伝導型の第２のトランジスタとが第２の共通接続ノードを介して直列に接続されるとともに、第２の共通接続ノードは、ソースフォロア回路の出力を形成して出力信号を比較回路に出力するとよい。

この場合、さらに第１の定電流源回路は、電源ノードと第１の共通接続ノードとの間に接続され、第１のトランジスタは、最終段の差動増幅回路の出力信号が与えられる第１の制御電極と、第１の共通接続ノードに接続された第１の電極と、接地ノードに接続された第２の電極とを有するＰチャネル型ＭＯＳトランジスタであり、第２の定電流源回路は、電源ノードと第２の共通接続ノードとの間に接続され、第２のトランジスタは、バイアス信号が与えられる第２の制御電極と、第２の共通接続ノードに接続された第３の電極と、接地ノードに接続された第４の電極とを有するＰチャネル型ＭＯＳトランジスタであるとよい。また、第１の定電流源回路は、接地ノードと第１の共通接続ノードとの間に接続され、第１のトランジスタは、最終段の差動増幅回路の出力信号が与えられる第３の制御電極と、第１の共通接続ノードに接続された第５の電極と、電源ノードに接続された第６の電極とを有するＮチャネル型ＭＯＳトランジスタであり、第２の定電流回路は、接地ノードと第２の共通接続ノードとの間に接続され、第２のトランジスタは、バイアス信号が与えられる第４の制御電極と、第２の共通接続ノードに接続された第７の電極と、電源ノードに接続された第８の電極とを有するＮチャネル型ＭＯＳトランジスタであるとよい。

また、本発明は上述の課題を解決するために、複数の差動増幅回路が配置された半導体集積回路において、この回路は、入力信号を増幅する複数の差動増幅回路と、複数の差動増幅回路のうち最終段の差動増幅回路の出力に接続され、この出力から出力される信号を検出する検出回路と、最終段の差増増幅回路の出力に接続され、閾値変動を補償する基準信号を出力する基準電位回路と、検出回路と基準電位回路の出力信号を比較する比較回路とを含むことを特徴とする。

この場合、複数の差動増幅回路と、検出回路と、基準電位回路とは、それぞれＰチャネル型ＭＯＳトランジスタにて形成されているとよく、また複数の差動増幅回路と、前記検出回路と、前記基準電位回路とは、それぞれＮチャネル型ＭＯＳトランジスタにて形成されているとよい。また、検出回路は、最終段の差動増幅回路の第１の出力に接続され、第１の出力から出力される信号を検出し、基準電位回路は、最終段の差増増幅回路の第２の出力に接続され、第２の出力から出力される信号に基づいて基準信号を出力するとよい。

また、検出回路は、最終段の差動増幅回路の第２の出力に接続され、第２の出力から出力される信号を検出し、基準電位回路は、最終段の差増増幅回路の第２の出力に接続され、第２の出力から出力される信号に基づいて基準信号を出力するとよい。

また、最終段の差動増幅回路の出力はさらに第３の出力および第４の出力に分圧され、検出回路は、第３の出力に接続され、第３の出力から出力される信号を検出し、基準電位回路は、第４の出力に接続され、第４の出力から出力される信号に基づいて基準信号を出力するとよい。

また、最終段の差動増幅回路の出力はさらに第３の出力および第４の出力に分圧され、検出回路は、第３の出力に接続され、第３の出力から出力される信号を検出し、基準電位回路は、最終段の差動増幅回路の第１の出力に接続され、第１の出力から出力される信号に基づいて基準信号を出力するとよい。

さらに本発明は上述の課題を解決するために、複数の差動増幅回路と、複数の差動増幅回路のそれぞれ入力側に接続され、入力信号に応じた出力信号を差動増幅回路に出力する複数のゲイン安定回路と、複数の差動増幅回路のうち最終段の差動増幅回路に接続され、複数の差動増幅回路のゲインを制御するゲイン制御信号を複数の差動増幅回路に出力するゲイン制御手段とを含み、複数のゲイン安定回路は、それぞれゲイン制御信号の閾値変動と同様に閾値変動した出力を複数の差動増幅回路に出力し、複数の差動増幅回路は、ゲイン制御信号に応じてゲイン安定回路の出力を増幅することを特徴とする。

この場合、複数の差動増幅回路と、複数のゲイン安定回路と、ゲイン制御回路とは、それぞれＰチャネル型ＭＯＳトランジスタにて形成されているとよい。また、複数の差動増幅回路と、複数のゲイン安定回路と、ゲイン制御回路とは、それぞれＮチャネル型ＭＯＳトランジスタにて形成されるとよい。

また、本発明は上述の課題を解決するために、第１の信号および第２の信号からなる第１の差動入力信号を増幅して出力する差動増幅回路を含む増幅部と、差動増幅回路のゲインを制御するゲイン制御信号を差動増幅回路に出力するゲイン制御回路とを有し、増幅部は、第３の信号および第４の信号からなる第２の差動入力信号に応じて差動増幅回路のゲインを所定の値に安定させる第１の差動入力信号を出力するゲイン安定回路を有することを特徴とする。

この場合、ゲイン安定回路は、電源ノードと接地ノードとの間に第１の共通接続ノードを介して直列接続された第１の定電流回路および第１のトランジスタと、電源ノードと接地ノードとの間に第２の共通接続ノードを介して直列接続された第２の定電流回路および第２のトランジスタとを有し、ゲイン制御回路は、電源ノードと接地ノードとの間に第３の共通接続ノードを介して直列接続された第３の定電流回路および第３のトランジスタと、第３の共通接続ノードと接地ノードとの間に接続された容量素子とを有するとよい。

また、第１のトランジスタは、第３の信号が与えられる第１の制御電極と、第１の共通接続ノードに接続された第１の電極と、接地ノードに接続された第２の電極とを有するＰチャネル型ＭＯＳトランジスタであり、第２のトランジスタは、第４の信号が与えられる第２の制御電極と、第２の共通接続ノードに接続された第１の電極と、接地ノードに接続された第２の電極とを有するＰチャネル型ＭＯＳトランジスタであり、第３のトランジスタは、差動増幅回路に接続された第３の制御電極と、ゲイン制御回路の第３の共通接続ノードに接続された第３の電極と、接地ノードに接続された第４の電極とを有するＰチャネル型ＭＯＳトランジスタであるとよい。

また、第１のトランジスタは、第３の信号が与えられる第３の制御電極と、第１の共通接続ノードに接続された第５の電極と、電源ノードに接続された第６の電極とを有するＮチャネル型ＭＯＳトランジスタであり、第２のトランジスタは、第４の信号が与えられる第４の制御電極と、第２の共通接続ノードに接続された第７の電極と、電源ノードに接続された第８の電極とを有するＮチャネル型ＭＯＳトランジスタであり、第３のトランジスタは、差動増幅回路に接続された第５の制御電極と、ゲイン制御回路の第３の共通接続ノードに接続された第９の電極と、電源ノードに接続された第１０の電極とを有するＮチャネル型ＭＯＳトランジスタであるとよい。また、半導体集積回路は増幅部が直列に複数接続されているとよい。

半導体集積回路内にて、たとえばトランジスタの閾値変動が起きた場合でも、比較手段の出力が期待値を得ることができ、また、ゲイン安定回路、ゲイン制御信号を入力する差動増幅回路およびゲイン制御回路により閾値変動が補償されて、安定した出力信号が得られる。

次に添付図面を参照して本発明による半導体集積回路の実施例を詳細に説明する。図１を参照すると、本発明による半導体集積回路10は、差動増幅回路群(PA) 12および最終段の差動増幅回路(PAn) 14と、最終段の差動増幅回路(PAn) 14の出力(POn2)に接続された検出(DET)回路16と、バイアス回路18と、コンパレータ回路20とを含む構成に、ソースフォロア回路22が備えられている。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現れる接続線の参照符号で表す。

差動増幅回路群(PA) 12は、図２に示すように、その内部に差動増幅回路14（図１）と同様の回路(PA1〜PA(n-1))を複数含んで接続された回路群である。なお、”n”は差動増幅回路(PA)の接続段数を示す自然数である。図２に示すように、差動増幅回路群(PA) 12内には、複数の差動増幅回路(PA1)〜(PA(n-1))が備えられている。それぞれの差動増幅回路(PA1)〜(PA(n-1)) 200は、図１に示す差動増幅回路14と同様の内部構成を有している。そこで各段を代表して最終段に配置された差動増幅回路14（図１）について説明する。差動増幅回路14は、電源VDDに接続された定電流回路(PTn) 30がP型MOSにて形成されたPMOSトランジスタP(n1) 32とPMOSトランジスタP(n2) 34とのそれぞれのソース端子に接続され、これらトランジスタのドレインはそれぞれ抵抗PR(n1) 36および抵抗PR（n2) 38を介してグランドGNDに接続されている。PMOSトランジスタP(n1) 32には、前段回路からの出力POn(n-1) 40が接続され、PMOSトランジスタP(n2) 34には、前段回路からの出力PO(n2) 42が接続されている。

PMOSトランジスタP(n1) 32およびP(n2) 34の各ドレイン端子と抵抗PR(n1) 36および抵抗PR(n2) 38とのそれぞれの接続点が、各差動増幅回路の出力PO(n1)および出力PO(n2)をそれぞれ形成して次段の差動増幅回路の入力に接続される。最終段に配置されているた差動増幅回路14の出力PO(n2) 44は、検出(DET)回路16に接続されている。

検出(DET)回路16は、電源VDDに接続された定電流回路(PT) 46と、ソース端子に定電流回路(PT) 46が接続され、ゲート端子に差動増幅回路PAnの出力PO(n2) 44が接続され、さらにドレイン端子がグランドGNDに接続されたPMOSトランジスタ48によってソースフォロア回路が形成されている。PMOSトランジスタ48のソース端子から検出信号(DET)を出力する出力50を形成し、出力(DET)50はコンデンサ52を介してグランドGNDに接続され、また、出力(DET) 50はコンパレータ回路20のマイナス（−）側入力に接続されている。

バイアス回路18は、電源VDDに接続された定電流回路54と、定電流回路54の出力とグランドGNDとの間に接続された抵抗56とを含み、定電流回路54の電流値と抵抗56の抵抗値によって電位が決定される接続点58からバイアス信号(BP)が出力される。このバイアス信号(BP)の出力50は、ソースフォロア回路22内に配置されたPMOSトランジスタ60のゲート端子に接続されている。

ソースフォロア回路22内のPMOSトランジスタ60は、電源VDDに接続された定電流回路62をソース端子に接続し、ドレイン端子をグランドGND接続している。PMOSトランジスタ60のソース端子はコンパレータ回路20のプラス（＋）側入力に接続され、出力信号(SFOUT) 64がコンパレータ回路に供給される。コンパレータ回路20は、これら入力を比較して出力信号(COMPOUT)を出力1360に出力する。

これら差動増幅回路群(PA) 1310、差動増幅回路(PAn) 1320、検出(DET)回路1330、バイアス回路1340およびコンパレータ回路1350により構成された回路は、入力PIN(1)および入力PIN(2)に対して正相および逆相の関係を持ち、振幅変調された信号が入力された場合に、差動増幅回路群(PA) 1310と差動増幅回路(PAn) 1320にて増幅した出力信号(POn1),(POn2)を出力する。検出(DET)回路1330に送られた出力信号(POn2)は検出(DET)回路1330のソースフォロア回路とコンデンサ1338とにより、振幅Low側のピーク検出が行われて復調される。この復調された信号が検出信号(DET)としてコンパレータ回路1350に送られる。バイアス回路1340では、検出信号(DET)の”H”信号と”L”信号の中間電位となるバイアス信号(BP)が生成され、バイアス信号をソースフォロア回路22に供給する。

以上の構成で、たとえば差動増幅回路群(PA) 12と差動増幅回路(PAn) 14とのトータル利得を80dBとし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波を入力PIN(1)に入力し、このPIN(1)の逆相信号を入力PIN(2)に入力した場合、差動増幅回路(PAn)の出力信号(POn2) 44に最大振幅300[mV]、最小振幅30[mV]に増幅された信号波形が出力される。この出力信号(POn2)は、検出(DET)回路16のPMOSトランジスタ48のゲート端子に入力される。

検出(DET)回路16のソースフォロア回路とコンデンサ52とにより、出力信号(POn2)は、PMOSトランジスタ48のVT分電位を持ち上げられて振幅135[mV]の信号に復調され、検出信号(DET) 50として出力される。このとき、検出信号(DET) 50の出力電位は、差動増幅回路(PAn) 14の出力信号(POn2) 44、つまり((PMOSトランジスタ48のゲート電位)＋(PMOSトランジスタのVT電圧))となっている。検出信号(DET)は、コンパレータ回路20のマイナス（−）側入力に入力される。

また、バイアス回路18の出力信号(BP) 58は、定電流回路54の電流値と抵抗56の抵抗値とにより電位が決定し、ソースフォロア回路22に送られる。ソースフォロア回路22に送られた信号(BP) 58は、PMOSトランジスタ60のVT分電位を持ち上げられて、SFOUT信号として出力され、コンパレータ回路20のプラス（＋）側入力に入力される。このとき、ソースフォロア回路22の出力信号(SFOUT) 64が検出信号(DET)の振幅135[mV]の中間となるように、バイアス回路18とソースフォロア回路22とを構成する。

そのために、ソースフォロア回路22と検出(DET)回路16のソースフォロア回路を同一回路構成とし、バイアス回路18の出力信号(BP)の電位が、たとえば差動増幅回路(PAn)14の出力信号(POn2) 44の電位よりも67.5[mV]低い電位となるようにする。差動増幅回路(PAn) 14の定電流回路(PTn) 30の電流値を1[μA]、また、バイアス回路18の定電流回路54の電流値を0.5μAとした場合、差動増幅回路(PAn) 14の抵抗(PRn2) 38とバイアス回路18の抵抗56に流れる電流は共に0.5[μA]である。差動増幅回路(PAn) 14の出力信号(POn2) 44の電位およびバイアス回路18の出力信号(BP)の電位は、この(電流値×抵抗値)で決まるため、バイアス回路18の出力信号(BP)の電位が、差動増幅回路(PAn) 14の出力信号(POn2)電位よりも67.5[mV]低い電位になるためには、抵抗56の抵抗値を（抵抗(PRn2)38の抵抗値)−(135kΩ)）と構成する。

検出(DET)回路16の出力信号(DET) 50とソースフォロア回路22の出力信号(SFOUT) 64がコンパレータ回路20に送られ、コンパレータ回路20で検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

すなわち、検出(DET)回路16の出力信号(DET)の電位は、((差動増幅回路(PAn)14の出力信号(POn2) 44)＋(PMOSトランジスタのVT電圧))で決まり、ソースフォロア回路22の出力信号(SFOUT) 64の電位は（(バイアス回路18の出力信号(BP) 58)＋(PMOSトランジスタのVT電圧)）で決まるため、PMOSトランジスタのVT変動（閾値変動）が起きた場合にも、検出(DET)回路16の出力信号(DET) 50とソースフォロア回路22の出力信号(SFOUT) 64は同様にVT変動の影響を受ける。このため、ソースフォロア回路22の出力信号(SFOUT) 64は、常に検出(DET)回路16の出力信号(DET) 50の振幅の中間値となり、コンパレータ回路20の出力信号(COMPOUT)は、補償されて期待値を得ることが可能となる。

以上説明したように、バイアス回路の出力58にソースフォロア回路22を接続して半導体集積回路上に備えたので、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路16の出力信号(DET) 50と、ソースフォロア回路22の出力信号(SFOUT) 64とが、共に同様なVT変動の影響を受けるため、ソースフォロア回路22の出力信号(SFOUT) 64が、常に検出(DET)回路16の出力信号(DET) 50の振幅の中間値となり、入力PIN(1)および入力PIN(2)への入力信号の振幅が小さい場合にも、コンパレータ回路22の出力信号(COMPOUT)が期待値を得ることが可能となる。

なお、上記実施例では、検出(DET)回路16内のPMOSトランジスタ48のゲート端子に、差動増幅回路(PAn) 14の出力(POn2) 44を接続したが、これに代えて差動増幅回路(PAn) 14の出力POn1をPMOSトランジスタ48のゲート端子に接続することも可能である。

次に図３を参照して他の実施例を説明する。図３を参照すると、本発明による半導体集積回路300は、差動増幅回路群(NA) 302および最終段の差動増幅回路(NAn) 304と、最終段の差動増幅回路(NAn) 304の出力(NOn2)に接続された検出(DET)回路306と、バイアス回路308と、コンパレータ回路310とを含む構成にソースフォロア回路312が備えられている。

本実施例における差動増幅回路群(NA) 302は、図４に詳細構成を示すように、複数の差動増幅回路(NA1)〜(NA(n-1))を含む。それぞれの差動増幅回路(NA1)〜(NA(n-1))は、それぞれ同様の構成であり、さらに図３に示した差動増幅回路(NAn)と同様の構成である。そこで、差動増幅回路(NA1) 304について説明すると、差動増幅回路(NAn) 304は、一方の端子がグランドGNDが接続され、他方の端子がNMOSトランジスタ(Nn1)および(Nn2)の各ソース端子に接続された定電流回路(NTn)を有し、N型MOSにて形成されたNMOSトランジスタN(n1) 320およびN(n2) 322のドレイン端子はそれぞれ抵抗(NRn1) 324および(NRn2) 326を介して電源VDDに接続されている。NMOSトランジスタN(n1) 320およびN(n2) 322の各ドレイン端子と、各抵抗(NRn1) 324および(NRn2) 326との接続点は、それぞれ出力(NOn1)および出力(NOn2) 340を形成している。

なお、図４に示した初段の差動増幅回路(NA1) 304のNMOSトランジスタ(N11)および(N12)のゲート端子にはそれぞれ入力NIN(1)および(NIN2)が接続され、また２段目以降の差動増幅回路NA2〜NA(n-1)のNMOSトランジスタN21〜N(n-1)1、N22〜N(n-1)2のゲート端子にはそれぞれ前段の差動増幅回路の出力(NO11)〜(NO(n-2)1)および出力(NO12)〜(No(n-2)2)が接続されている。差動増幅回路NA(n-1)の出力(NO(n-1)1)および(NO(n-1)2)は、差動増幅回路群(NA) 302の出力を形成して図３に示す差動増幅回路(NAn) 304に接続されている。

図３に戻って、差動増幅回路(NAn) 304の出力(NOn2) 340は、検出(DET)回路306内に配置されたNMOSトランジスタ350のゲート端子に接続されている。検出(DET)回路306は、一方の端子がグランドGNDに接続された定電流回路352と、NMOSトランジスタ350のソース端子に定電流回路352の他方の端子が接続され、ドレイン端子が電源VDDに接続されたNMOSトランジスタ350によってソースフォロア回路が形成されている。NMOSトランジスタ350のソース端子と定電流回路352との接続点354は検出回路306の出力を形成し、出力信号(DET)が出力される。また、出力信号(DET) 354とグランドGNDとの間にコンデンサ356が接続されている。検出回路306の出力354はコンパレータ回路310に接続されている。

バイアス回路308は、一方の端子がグランドGNDに接続された定電流回路360と、定電流回路360の他方の端子と電源VDDとの間に接続された抵抗362とを含み、定電流回路360と抵抗362との接続点364がバイアス回路308の出力364を形成している。この出力364は、定電流回路360の電流値と抵抗362の抵抗値によって電位が決定されるバイアス信号(BN)を出力し、ソースフォロア回路312に接続されている。

ソースフォロア回路312は、一方の端子がグランドGNDに接続された定電流回路370と、NMOSトランジスタ370のソース端子に定電流回路372の他方の端子が接続され、ゲート端子にバイアス回路308の出力(BN) 364が接続され、そしてドレイン端子に電源VDDが接続されたNMOSトランジスタ370を含み、NMOSトランジスタ370のソース端子は、ソースフォロア回路312の出力374を形成して、出力信号(SFOUT)が出力される。この出力374はコンパレータ回路310のプラス（＋）側入力に接続されている。

コンパレータ回路310は、ソースフォロア回路312の出力信号(SFOUT) 374をプラス（＋）側入力に入力し、検出(DET)回路306の出力信号(DET) 354をマイナス（−）側入力に入力して、これら信号を比較して出力信号(COMPOUT)を出力する。

以上の構成で、たとえば差動増幅回路群(NA) 302と、差動増幅回路(NAn) 304とのトータル利得を80[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力NIN(1)に入力され、入力NIN(1)の逆相信号が入力NIN(2)に入力された場合、差動増幅回路(NAn) 304の出力(NOn2) 340に最大振幅300[mV]、最小振幅30[mV]に増幅された信号波形が出力される。出力信号(NOn2) 340は、検出(DET)回路306のNMOSトランジスタ350のゲート端子に入力される。

入力信号は検出(DET)回路306のソースフォロア回路とコンデンサ356とにより、NMOSトランジスタ350のVT分電位が下げられて、振幅135[mV]の信号に復調され、検出信号(DET)として出力354に出力される。このとき、検出信号(DET)の出力電位は、差動増幅回路(NAn) 304の出力信号(NOn2) 340、つまり((NMOSトランジスタ350のゲート電位)−(NMOSトランジスタのVT電圧))となっている。この検出信号(DET)は、コンパレータ回路310のマイナス（−）側入力に入力される。

また、バイアス回路308の出力信号(BN) 364は、定電流回路360の電流値と抵抗362の抵抗値により電位が決定し、出力信号(BN) 364はソースフォロア回路312に与えられる。ソースフォロア回路312に送られた信号(BN) 364は、NMOSトランジスタ370のVT分電位を下げられて、SFOUT信号としてコンパレータ回路310のプラス（＋）側入力に入力される。

このとき、ソースフォロア回路312の出力信号(SFOUT) 374が検出信号(DET)の振幅135[mV]の中間になるようにバイアス回路308とソースフォロア回路312を構成する。

そのために、ソースフォロア回路312と検出(DET)回路306のソースフォロア回路とを同一回路構成とし、バイアス回路308の出力信号(BN)の電位が、たとえば差動増幅回路(NAn) 304の出力信号(NOn2)の電位より67.5[mV]高い電位となるようにする。差動増幅回路(NAn) 304の定電流回路(NTn)の電流値を2[μA]、また、バイアス回路308の定電流回路360の電流値を1[μA]とした場合、差動増幅回路(NAn) 304の抵抗(NRn2)とバイアス回路308の抵抗362に流れる電流は共に1[μA]である。差動増幅回路(NAn) 304の出力信号(NOn2) 340の電位およびバイアス回路308の出力信号(BN) 364の電位は、この（電流値×抵抗値)で決まるため、バイアス回路308の出力信号(BN)の電位が、差動増幅回路(NAn)の出力信号(NOn2)の電位より67.5[mV]高い電位になるために、抵抗362の抵抗値を（(抵抗(NRn2)の抵抗値)−(67.5kΩ)）と構成する。

検出(DET)回路306の出力信号(DET)とソースフォロア回路312の出力信号(SFOUT) 374とはコンパレータ回路310に送られ、コンパレータ回路310にて検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となってCOMPOUT信号として出力される。すなわち、検出(DET)回路306の出力信号(DET) 354の電位は（（差動増幅回路(NAn) 304の出力信号(NOn2） 340−(NMOSトランジスタのVT電圧)）で決まり、ソースフォロア回路312の出力信号(SFOUT) 374の電位は（（バイアス回路308の出力信号(BN） 364−(NMOSトランジスタのVT電圧)）で決まるため、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路306の出力信号(DET) 354と、ソースフォロア回路312の出力信号(SFOUT) 374とは、共に同様なVT変動の影響を受ける。したがって、ソースフォロア回路312の出力信号(SFOUT)374は常に、検出(DET)回路 306の出力信号(DET) 354の振幅の中間値となり、コンパレータ回路310の出力信号(COMPOUT)は期待値を得ることが可能となる。

以上説明したように、バイアス回路308の出力364にソースフォロア回路312を接続して半導体集積回路上に備えたので、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路306の出力信号(DET) 354と、ソースフォロア回路312の出力信号(SFOUT) 374とが、共に同様なVT変動の影響を受けるため、ソースフォロア回路312の出力信号(SFOUT) 312が、常に検出(DET)回路306の出力信号(DET) 354の振幅の中間値となり、入力NIN(1)および入力NIN(2)の入力信号の振幅が小さい場合にも、コンパレータ回路310の出力信号(COMPOUT)が補償されて期待値を得ることが可能となる。

なお、上記実施例では、検出(DET)回路306のNMOSトランジスタ350のゲート端子に差動増幅回路(NAn) 304の出力(NPOn2) 340を接続したが、これに代えて、差動増幅回路(NAn) 304の出力信号(NPOn1)をNMOSトランジスタ350のゲート端子入力するように構成してもよい。

次に半導体集積回路の他の実施例を説明する。図５を参照すると、半導体集積回路500は、差動増幅回路群(PA) 12および最終段の差動増幅回路(PAn) 14と、最終段の差動増幅回路(PAn) 14の出力(POn2)に接続された検出(DET)回路16と、コンパレータ回路20とを含み、これら構成は、図１に示した同じ参照符号を付した構成と同じ構成でよい。本実施例ではさらに、差動増幅回路(PAn) 14の出力(POn1) 510にCOMP基準電位回路520が接続され、COMP基準電位回路520の出力が、コンパレータ回路20のプラス（＋）側入力に接続されている点で図１に示した実施例とは異なり、そのほかの構成は同様の構成でよいのでその詳細説明を省略する。

COMP基準電位回路520は、一方の端子に電源VDDが接続された定電流回路530を有し、定電流回路530の他方の端子がPMOSトランジスタ532のソース端子に接続されている。PMOSトランジスタ532のゲート端子は差動増幅回路(PAn) 14の出力(POn1) 510が接続され、ドレイン端子はグランドGNDに接続されてソースフォロア回路が形成されている。PMOSトランジスタ532のソース端子と定電流回路530との接続点534は出力信号(COMPINP)を出力するCOMP基準電位回路520の出力534を形成するとともに、コンデンサ536を介してグランドGNDに接続されている。COMP基準電位回路520の出力534は、コンパレータ回路20のプラス（＋）側入力に接続され、出力信号(COMPINP)はコンパレータ回路20の基準電位となる。

このとき、検出(DET)回路16の出力信号(DET)は、差動増幅回路(PAn) 14の出力信号(POn2) 44を入力してその振幅Low側のピークを検出し、レベル"H"および"L"を持つ信号であるのに対し、COMP基準電位回路520の出力信号(COMPINP)は、COMP基準電位回路520内のコンデンサ536を検出回路16内のコンデンサ52よりも大きな容量値を持つように構成したことにより、差動増幅回路(PAn) 14の出力信号(POn1) 510の振幅Low側の大きな振幅側ピークのみを検出するように構成する。

このような構成で、たとえば、差動増幅回路群(PA) 12と差動増幅回路(PAn) 14のトータル利得を80[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力PIN(1)に入力され、入力PIN(1)の逆相信号が入力PIN(2)に入力された場合、差動増幅回路(PAn) 16の出力(POn1) 510および(POn2) 44には、最大振幅300[mV]、最小振幅30[mV]に増幅された波形がそれぞれ出力される。出力信号(POn2) 44は、検出(DET)回路16のPMOSトランジスタ48のゲート端子に入力される。

検出(DET)回路16のソースフォロア回路とコンデンサ52とにより、入力信号がPMOSトランジスタ52のVT分電位が持ち上げられて、振幅135[mV]の信号に復調され、これが検出信号(DET) 50として出力される。このとき、検出信号(DET) 50の出力電位は、差動増幅回路(PAn) 14の出力信号(POn2) 44、つまり((PMOSトランジスタ48のゲート電位)＋(PMOSトランジスタのVT電圧))となっている。検出信号(DET) 50は、コンパレータ回路20のマイナス（−）側入力に入力される。

また、差動増幅回路(PAn) 14からの出力信号(POn1) 510は、COMP基準電位回路520のPMOSトランジスタ532のゲート端子に入力される。COMP基準電位回路520のソースフォロア回路とコンデンサ536とにより、出力信号(POn1) 510の大振幅信号のLow側ピークが検出され、PMOSトランジスタ532のVT分電位が持ち上げられて、出力534に一定電位のCOMPINP信号が出力される。

このとき、COMP基準電位回路520の定電流回路530の電流値およびPMOSトランジスタ532のディメンジョンを調整し、PMOSトランジスタ532のVT電位分が検出(DET)回路16のPMOSトランジスタ48のVT電位分よりも67.5[mV]小さくなるよう構成することにより、COMP基準電位回路520の出力信号(COMPINP)が、検出(DET)回路16の出力信号(DET) 50の振幅の中間に入ることとなる。検出(DET)回路16の検出信号(DET) 50とCOMP基準電位回路520の出力信号(COMPINP) 534とがコンパレータ回路20に送られて、コンパレータ回路20で検出信号(DET) 50の逆相信号が、電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらのように構成とすることにより、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路16の出力信号(DET) 50とCOMP基準電位回路520の出力信号(COMPINP) 534とは、共に同様なVT変動の影響を受けるため、CONP基準電位回路520の出力信号(COMPINP) 534は、常に、検出(DET)回路16の出力信号(DET) 50の振幅の中間値となり、コンパレータ回路20の出力信号COMPOUTは期待値を得ることが可能となる。

以上説明したように上記実施例によれば、COMP基準電位回路520を半導体集積回路上に備えたので、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路16の出力信号(DET) 50とCOMP基準電位回路520の出力信号(COMPINP) 534とが同様にVT変動の影響を受けるため、COMP基準電位回路520の出力信号COMPINPが、常に検出(DET)回路16の出力信号(DET) 50の振幅の中間値となり、入力PIN(1)および入力PIN(2)への入力信号の振幅が小さい場合にも、コンパレータ回路20の出力信号COMPOUTが、期待値を得ることが可能となる。

なお上記実施例では、検出(DET)回路16のPMOSトランジスタ48のゲート端子に差動増幅回路(PAn) 14の出力(POn2) 44を接続し、COMP基準電位回路520のPMOSトランジスタ532のゲート端子に差動増幅回路(PAn) 14の出力(POn1) 510を接続したが、逆に、検出(DET)回路16のPMOSトランジスタ48のゲート端子に差動増幅回路(PAn) 14の出力(POn1) 510を接続し、COMP基準電位回路520のPMOSトランジスタ532のゲート端子に差動増幅回路(PAn) 14の出力(POn2) 44を接続してもよい。

次に半導体集積回路の他の実施例を説明する。図６を参照すると、半導体集積回路600は、差動増幅回路群(NA) 302および最終段の差動増幅回路(NAn) 304と、最終段の差動増幅回路(NAn) 304の出力(NOn2) 340に接続された検出(DET)回路306と、コンパレータ回路310とを含み、これら構成は、図３に示した同じ参照符号を付した構成と同じ構成でよい。本実施例ではさらに、差動増幅回路(NAn) 304の出力(NOn1) 610にCOMP基準電位回路620が接続され、COMP基準電位回路620の出力が、コンパレータ回路310のプラス（＋）側入力に接続されている点で図３に示した実施例とは異なり、そのほかの構成は同様の構成でよいのでその詳細説明を省略する。

COMP基準電位回路620は、一方の端子にグランドGNDが接続された定電流回路630を有し、定電流回路630の他方の端子がNMOSトランジスタ632のソース端子に接続されている。NMOSトランジスタ632のゲート端子は差動増幅回路(NAn) 304の出力(NOn1) 610が接続され、ドレイン端子は電源VDDに接続されてソースフォロア回路が形成されている。NMOSトランジスタ632のソース端子と定電流回路630との接続点634は出力信号(COMPINN)を出力するCOMP基準電位回路620の出力634を形成するとともに、コンデンサ636を介してグランドGNDに接続されている。COMP基準電位回路620の出力634は、コンパレータ回路310のプラス（＋）側入力に接続され、出力信号(COMPINN)はコンパレータ回路310の基準電位となる。

このとき、検出(DET)回路306の検出信号(DET) 354は、差動増幅回路(NAn) 304の出力信号(NOn2) 340に応じたレベル"H"および"L"を持つ信号であるのに対し、COMP基準電位回路620の出力信号(COMPINN)は、COMP基準電位回路620内のコンデンサ636を検出回路306内のコンデンサ356よりも大きな容量値を持つように構成したことにより、差動増幅回路(NAn) 304の出力信号(NOn1) 610の振幅Low側の大きな振幅側ピークのみを検出するように構成する。

このような構成で、たとえば、差動増幅回路群(NA) 302と差動増幅回路(NAn) 304のトータル利得を80[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力NIN(1)に入力され、入力NIN(1)の逆相信号が入力NIN(2)に入力された場合、差動増幅回路(NAn) 304の出力(NOn1) 610および出力(NOn2) 340には、最大振幅300[mV]、最小振幅30[mV]に増幅された信号波形が出力される。

出力信号(NOn2)は、検出(DET)回路306のNMOSトランジスタ350のゲートに入力される。検出(DET)回路306のソースフォロア回路とコンデンサ356により、入力信号がNMOSトランジスタ350のVT分電位が下げられて、振幅135[mV]の信号に復調され、検出信号(DET) 354として出力される。このとき、検出信号(DET)の出力電位は、差動増幅回路(NAn) 304の出力信号(NOn2) 340、つまり((NMOSトランジスタ350のゲート電位)−(NMOSトランジスタのVT電圧))となっている。検出信号(DET) 354は、コンパレータ回路310のマイナス（−）側入力に入力される。

また、差動増幅回路(NAn) 304の出力信号(NOn1) 610は、COMP基準電位回路620のNMOSトランジスタ632のゲート端子に入力される。COMP基準電位回路620のソースフォロア回路とコンデンサ356とにより、出力信号(NOn1) 610の大振幅信号のHigh側ピークが検出され、NMOSトランジスタ632のVT分電位が下げられて、一定電位のCOMPINN信号634が出力される。

このとき、COMP基準電位回路320の定電流回路630の電流値およびNMOSトランジスタ632のディメンジョンを調整し、NMOSトランジスタ632のVT電位分が検出(DET)回路306のNMOSトランジスタ350のVT電位分より、67.5[mV]大きくなるよう構成することにより、COMP基準電位回路620の出力信号(COMPINN)が、検出(DET)回路306の出力信号(DET) 354の振幅の中間に入ることとなる。

検出(DET)回路306の出力信号(DET) 354とCOMP基準電位回路620の出力信号(COMPINN) 634とがコンパレータ回路310に送られ、コンパレータ回路310で検出信号(DET) 354の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらの構成とすることにより、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路306の出力信号(DET) 354とCOMP基準電位回路620の出力信号(COMPINN) 634とは、共に同様なVT変動の影響を受けるため、COMP基準電位回路620の出力信号(COMPINN)は、常に、検出(DET)回路306の出力信号(DET) 354の振幅の中間値となり、コンパレータ回路310の出力信号COMPOUTは、期待値を得ることが可能となる。

以上説明したように上記実施例によれば、COMP基準電位回路620を半導体集積回路上に備えたので、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路306の出力信号(DET) 354と、COMP基準電位回路620の出力信号(COMPINN) 634とが同様にVT変動の影響を受けるため、COMP基準電位回路620の出力信号(COMPINN) 634が、常に検出(DET)回路306の出力信号(DET) 354の振幅の中間値となり、入力NIN(1)および入力NIN(2)への入力信号の振幅が小さい場合にも、コンパレータ回路20の出力信号COMPOUTが、期待値を得ることが可能となる。

なお、上記実施例では、検出(DET)回路306のNMOSトランジスタ350のゲート端子に差動増幅回路(NAn) 304の出力(NOn2) 340を接続し、COMP基準電位回路620のNMOSトランジスタ632のゲート端子に差動増幅回路(NAn) 304の出力(NOn1) 610を接続したが、逆に、検出(DET)回路306のNMOSトランジスタ350のゲート端子に差動増幅回路(NAn) 304の出力信号(NOn1) 610を接続し、COMP基準電位回路620のNMOSトランジスタ632のゲート端子に差動増幅回路(NAn) 304の出力(NOn2) 340を接続してもよい。

次に半導体集積回路の他の実施例を説明する。図７を参照すると、半導体集積回路700は、差動増幅回路群(PA) 12および最終段の差動増幅回路(PAn) 14と、最終段の差動増幅回路(PAn) 14の出力(POn2)に接続された検出(DET)回路16と、コンパレータ回路20とを含み、これら構成は、図５に示した同じ参照符号を付した構成と同じ構成でよい。本実施例ではさらに、差動増幅回路(PAn) 14の出力(POn1) 44が検出(DET)回路16に接続されるとともに、COMP基準電位回路710に接続されている点で図５に示した実施例とは異なり、そのほかの構成は同様の構成でよいのでその詳細説明を省略する。

COMP基準電位回路710は、一方の端子に電源VDDが接続された定電流回路730を有し、定電流回路730の他方の端子がPMOSトランジスタ732のソース端子に接続されている。PMOSトランジスタ732のゲート端子は差動増幅回路(PAn) 14の出力(POn2) 44が接続され、ドレイン端子はグランドGNDに接続されてソースフォロア回路が形成されている。PMOSトランジスタ732のソース端子と定電流回路730との接続点734は出力信号(COMPINP)を出力するCOMP基準電位回路710の出力734を形成するとともに、コンデンサ736を介してグランドGNDに接続されている。COMP基準電位回路710の出力734は、コンパレータ回路20のプラス（＋）側入力に接続され、その出力信号(COMPINP) 734はコンパレータ回路20の基準電位となる。

このとき、検出(DET)回路16の出力信号(DET) 50は、差動増幅回路(PAn) 14の出力信号(POn2) 44に応じてその振幅Low側のピークが検出されたレベル"H"および"L"を持つ信号であるのに対し、COMP基準電位回路710の出力信号(COMPINP) 734は、COMP基準電位回路710内のコンデンサ736を、検出回路16内のコンデンサ52よりも大きな容量値を持つように構成したことにより、差動増幅回路(PAn) 14の出力信号(POn2) 44の振幅Low側の大きな振幅側ピークのみを検出するように構成される。

このような構成で、たとえば、差動増幅回路群(PA) 12と差動増幅回路(PAn) 14のトータル利得を80[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力PIN(1)に入力され、入力PIN(1)の逆相信号が入力PIN(2)に入力された場合、差動増幅回路(PAn) 16の出力(POn2) 44には、最大振幅300[mV]、最小振幅30[mV]に増幅された信号波形が出力されて、検出(DET)回路16のPMOSトランジスタ48のゲート端子に入力される。

検出(DET)回路16のソースフォロア回路とコンデンサ52とにより、入力信号がPMOSトランジスタ52のVT分電位が持ち上げられて、振幅135[mV]の信号に復調され、これが検出信号(DET) 50としてコンパレータ回路20のマイナス（−）側入力に出力される。このとき、検出信号(DET) 50の出力電位は、差動増幅回路(PAn) 14の出力信号(POn2) 44、つまり((PMOSトランジスタ48のゲート電位)＋(PMOSトランジスタのVT電圧))となっている。

また、差動増幅回路(PAn) 14からの出力信号(POn2) 44は、COMP基準電位回路710内のPMOSトランジスタ732のゲート端子に入力される。COMP基準電位回路710のソースフォロア回路とコンデンサ736とにより、出力信号(POn2) 44の大振幅信号のLow側ピークが検出され、PMOSトランジスタ732のVT分電位が持ち上げられて、出力734に一定電位のCOMPINP信号が出力される。

このとき、COMP基準電位回路710内の定電流回路730の電流値およびPMOSトランジスタ732のディメンジョンを調整し、PMOSトランジスタ732のVT電位分が検出(DET)回路16のPMOSトランジスタ48のVT電位分よりも67.5[mV]小さくなるよう構成することにより、COMP基準電位回路710の出力信号(COMPINP)が、検出(DET)回路16の出力信号(DET) 50の振幅の中間に入ることとなる。

検出(DET)回路16の検出信号(DET) 50とCOMP基準電位回路710の出力信号(COMPINP) 734とがコンパレータ回路20に送られて、コンパレータ回路20で検出信号(DET) 50の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらのように構成とすることにより、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路16の出力信号(DET) 50とCOMP基準電位回路710の出力信号(COMPINP) 734とは、共に同様なVT変動の影響を受けるため、出力信号(COMPINP) 734は、常に、検出(DET)回路16の出力信号(DET) 50の振幅の中間値となり、コンパレータ回路20の出力信号COMPOUTは期待値を得ることが可能となる。

以上説明したように上記実施例によれば、COMP基準電位回路710を半導体集積回路上に備えたので、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路16の出力信号(DET) 50とCOMP基準電位回路710の出力信号(COMPINP) 734とが同様にVT変動の影響を受けるため、COMP基準電位回路710の出力信号COMPINPが、常に検出(DET)回路16の出力信号(DET) 50の振幅の中間値となり、入力PIN(1)および入力PIN(2)への入力信号の振幅が小さい場合にも、コンパレータ回路20の出力信号COMPOUTが、期待値を得ることが可能となる。

なお、上記実施例では、検出(DET)回路16のPMOSトランジスタ48のゲート端子と、COMP基準電位回路710のPMOSトランジスタ732のゲート端子とに、差動増幅回路(PAn) 14の出力(POn2) 44を接続したが、差動増幅回路(PAnの他方の出力(POn1)をPMOSトランジスタ48,732の各ゲート端子に接続してもよい。

次に半導体集積回路の他の実施例を説明する。図８を参照すると、半導体集積回路800は、差動増幅回路群(NA) 302および最終段の差動増幅回路(NAn) 304と、最終段の差動増幅回路(NAn) 304の出力(NOn2) 340に接続された検出(DET)回路306と、コンパレータ回路310とを含み、これら構成は、図６に示した同じ参照符号を付した構成と同じ構成でよい。本実施例ではさらに、差動増幅回路(NAn) 304の出力(NOn2) 340にCOMP基準電位回路820が接続され、COMP基準電位回路820の出力が、コンパレータ回路310のプラス（＋）側入力に接続されている点で図６に示した実施例とは異なり、そのほかの構成は同様の構成でよいのでその詳細説明を省略する。

COMP基準電位回路810は、一方の端子にグランドGNDが接続された定電流回路830を有し、定電流回路830の他方の端子がNMOSトランジスタ832のソース端子に接続されている。NMOSトランジスタ832のゲート端子は差動増幅回路(NAn) 304の出力(NOn2) 340が接続され、ドレイン端子は電源VDDに接続されてソースフォロア回路が形成されている。NMOSトランジスタ832のソース端子と定電流回路830との接続点834は出力信号(COMPINN)を出力するCOMP基準電位回路820の出力834を形成するとともに、コンデンサ836を介してグランドGNDに接続されている。COMP基準電位回路820の出力834は、コンパレータ回路310のプラス（＋）側入力に接続され、出力信号(COMPINP)はコンパレータ回路310の基準電位となる。

このとき、検出(DET)回路306の検出信号(DET) 354は、差動増幅回路(NAn) 304の出力信号(NOn2) 340の振幅High側のピークが検出されて、レベル"H"および"L"を持つ信号であるのに対し、COMP基準電位回路820の出力信号(COMPINN)は、COMP基準電位回路820内のコンデンサ836を検出回路306内のコンデンサ356よりも大きな容量値を持つように構成したことにより、差動増幅回路(NAn) 304の出力信号(NOn2) 340の振幅Low側の大きな振幅側ピークのみを検出するように構成する。

このような構成で、たとえば、差動増幅回路群(NA) 302と差動増幅回路(NAn) 304のトータル利得を80[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力NIN(1)に入力され、入力NIN(1)の逆相信号が入力NIN(2)に入力された場合、差動増幅回路(NAn) 304の出力(NOn2) 340には、最大振幅300[mV]、最小振幅30[mV]に増幅された信号波形が出力される。

出力信号(NOn2) 340は、検出(DET)回路306のNMOSトランジスタ350のゲートに入力される。検出(DET)回路306のソースフォロア回路とコンデンサ356とにより、入力信号がNMOSトランジスタ350のVT分電位が下げられて、振幅135[mV]の信号に復調され、検出信号(DET) 354として出力される。このとき、検出信号(DET)の出力電位は、差動増幅回路(NAn) 304の出力信号(NOn2) 340、つまり((NMOSトランジスタ350のゲート電位)−(NMOSトランジスタのVT電圧))となっている。検出信号(DET) 354は、コンパレータ回路310のマイナス（−）側入力に入力される。

出力信号(NOn2) 340はCOMP基準電位回路820にも入力され、COMP基準電位回路820のソースフォロア回路とコンデンサ856とにより、入力信号(NOn2) 340の大振幅信号のHigh側ピークが検出され、NMOSトランジスタ832のVT分電位が下げられて、一定電位のCOMPINN信号834が出力される。

このとき、COMP基準電位回路820の定電流回路830の電流値およびNMOSトランジスタ832のディメンジョンを調整し、NMOSトランジスタ832のVT電位分が検出(DET)回路306のNMOSトランジスタ350のVT電位分よりも67.5[mV]大きくなるよう構成することにより、COMP基準電位回路820の出力信号(COMPINN) 834が、検出(DET)回路306の出力信号(DET) 354の振幅の中間に入る。

検出(DET)回路306の出力信号(DET) 354とCOMP基準電位回路620の出力信号(COMPINN) 834とがコンパレータ回路310に送られ、コンパレータ回路310で検出信号(DET) 354の逆相信号が電源VDDおよびグランドGND間の信号となってCOMPOUT信号として出力される。

これらの構成とすることにより、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路306の出力信号(DET) 354とCOMP基準電位回路820の出力信号(COMPINN) 834とは、共に同様なVT変動の影響を受けるため、COMP基準電位回路820の出力信号(COMPINN)は、常に、検出(DET)回路306の出力信号(DET) 354の振幅の中間値となり、コンパレータ回路310の出力信号COMPOUTは、期待値を得ることが可能となる。

以上説明したように上記実施例によれば、COMP基準電位回路820を半導体集積回路上に備えたので、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路306の出力信号(DET) 354と、COMP基準電位回路820の出力信号(COMPINN) 834とが同様にVT変動の影響を受けるため、COMP基準電位回路820の出力信号(COMPINN) 834が、常に検出(DET)回路306の出力信号(DET) 354の振幅の中間値となり、入力NIN(1)および入力NIN(2)への入力信号の振幅が小さい場合にも、コンパレータ回路20の出力信号COMPOUTが期待値を得ることが可能となる。

なお、上記実施例では、検出(DET)回路306のNMOSトランジスタ306のゲート端子と、COMP基準電位回路820のNMOSトランジスタ832のゲート端子とに、差動増幅回路(NAn) 304の出力(NOn2) 340を接続したが、これに代えて差動増幅回路(NAn) 304の出力(NOn1)をNMOSトランジスタ306,832のの各ゲート端子に接続した構成でもよい。

次に半導体集積回路の他の実施例を説明する。図９を参照すると、半導体集積回路900は、差動増幅回路群(PA) 12および最終段の差動増幅回路(PAn) 910と、差動増幅回路(PAn) 910の一方の出力(POn2) 912に接続されたCOMP基準電位回路920と、他方の出力(POn2) 914に接続された検出(DET)回路930と、COMP基準電位回路920および検出(DET)回路930の各出力に接続されたコンパレータ回路20とを含む。本実施例では、差動増幅回路(PAn) 910が備えられ、さらにその出力912,914がそれぞれCOMP基準電位回路920および検出(DET)回路930に接続されている点で、図７に示した実施例とは異なる。

図示するように差動増幅回路(PAn) 910は、図７に示した差動増幅回路(PAn) 14における抵抗(PRn2)38に代えて、抵抗(PRn2_1) 916と抵抗(PRn2_2) 918とが直列に、PMOSトランジスタ(Pn2) 34のドレイン端子およびグランドGND間に接続されている構成である。差動増幅回路(PAn) 910のその他の構成は、図７に示した同じ参照符号を付した構成と同じ構成でよい。

本実施例では、PMOSトランジスタ(Pn2) 34のドレイン端子と抵抗(PRn2_1) 916との接続点912が差動増幅回路(PAn) 910の出力(POn2) 912を形成し、抵抗(PRn2_1) 916と抵抗(PRn2_2) 918との接続点が差動増幅回路(PAn) 910の出力(POn2) 914を形成している。

本実施例における検出(DET)回路930は、差動増幅回路(PAn) 910の出力(POn2) 914に接続されている点で図７に示した検出(DET)回路16とは異なるが、検出(DET)回路930の内部構成は図７に示す同じ参照符号を付した構成と同様の構成および接続でよい。また、本実施例におけるCOMP基準電位回路920は、差動増幅回路(PAn) 914の出力(POn2) 912に接続されている点で図７に示したCOMP基準電位回路710とは異なるが、COMP基準電位回路920の内部構成は同じ参照符号を付した構成と同様の構成および接続でよい。

検出(DET)回路930は、差動増幅回路(PAn) 910の出力信号(POn2) 914の振幅Low側のピークを検出して、レベル"H"、"L"を持つ出力信号(DET) 50を出力する。これに対し、COMP基準電位回路920は、COMP基準電位回路920内のコンデンサ736を検出(DET)回路930内のコンデンサ52よりも大きな容量値を持つコンデンサで構成することにより、差動増幅回路(PAn) 910の出力信号(POn2) 912の振幅Low側の大きな振幅側ピークのみを検出するよう構成する。

このような構成で、たとえば、差動増幅回路群(PA) 12のトータル利得を70[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力PIN(1)に入力され、入力PIN(1)の逆相信号が入力PIN(2)に入力された場合、差動増幅回路群(PA) 12の出力(PO(n-1)1)および出力(PO(n-2)2)に最大振幅94[mV]、最小振幅9.4[mV]に増幅された信号波形が出力される。

ここで差動増幅回路(PAn) 910の利得を10[dB]とし、定電流回路(PTn) 30に１[μA]の電流が流れ、抵抗(PRn1) 32の抵抗値が400[kΩ]、抵抗(PRn2_1) 916および抵抗(PRn2_2) 918の抵抗値がそれぞれ200[kΩ]である構成とした場合、差動増幅回路(PAn) 910の出力(POn2) 912に最大振幅300[mV]、最小振幅30[mV]でバイアス動作電位が200[mV]の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は、(200[mV]−300[mV]/2)から50[mV]、最小振幅時のLow側のピーク電位は、(200[mV]−30[mV]/2)から185[mV]である。また、差動増幅回路(PAn) 910の出力(POn2_2) 914は、出力信号(POn2_1) 912に対して、増幅率およびバイアス動作電位がそれぞれ1/2の信号波形が出力されることとなり、最大振幅150[mV]、最小振幅15[mV]でバイアス動作電位が100[mV]の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は25[mV]、最小振幅時のLow側のピーク電位は92.5[mV]である。

差動増幅回路(PAn) 910から出力される出力信号(POn2_2) 914は、検出(DET)回路930内のPMOSトランジスタ48のゲート端子に入力される。この入力信号は、検出回路930内のソースフォロア回路とコンデンサ52とにより、PMOSトランジスタのVT分電位が持ち上げられて、振幅67.5[mV]の信号に復調され、検出信号(DET) 50として出力される。このとき、検出信号(DET) 50の出力電位は、差動増幅回路(PAn) 910の出力信号(POn2_2) 914、つまり((PMOSトランジスタ48のゲート電位)＋(PMOSトランジスタのVT電圧))となっているため、検出信号(DET) 50のレベル"H"信号電位は(92.5[mV]＋PMOSトランジスタのVT電圧)である。検出信号(DET) 50は、コンパレータ回路20のマイナス（−）側入力に入力される。

また、差動増幅回路(PAn) 910の出力信号(POn2_1) 912は、COMP基準電位回路920のPMOSトランジスタ732のゲート端子に入力される。COMP基準電位回路920のソースフォロア回路とコンデンサ736とにより、その入力信号(POn2_1) 912の大振幅信号のLow側ピークが検出され、PMOSトランジスタ732のVT分電位が持ち上げられて、一定電位のCOMPINP信号734が出力される。このとき、COMPINP信号734の出力電位は、差動増幅回路(PAn_2) 910の出力信号(POn2_1) 912、つまり((PMOSトランジスタ732のゲート電位)＋(PMOSトランジスタのVT電圧))となっているため、(50mV＋PMOSトランジスタのVT電圧)である。

このとき、検出(DET)回路930のソースフォロア回路と、COMP基準電位回路920のソースフォロア回路とを同一回路で半導体集積回路上に構成しているので、この場合、検出(DET)回路930のPMOSトランジスタ48と、COMP基準電位回路920のPMOSトランジスタ732とのそれぞれのVT分の電位上昇は同一となるため、COMP基準電位回路920の出力信号(COMPINP) 734が、検出(DET)回路930の出力信号(DET) 50の振幅の中間に入る。

検出(DET)回路930の出力信号(DET) 50とCOMP基準電位回路920の出力信号(COMPINP) 734とがそれぞれコンパレータ回路20に入力されて、コンパレータ回路20にて検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらの構成とすることにより、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路930の出力信号(DET) 50とCOMP基準電位回路920の出力信号(C0MPINP)とは、共に同様なVT変動の影響を受けるため、COMP基準電位回路920の出力信号(COMPINP)は常に、検出(DET)回路930の出力信号(DET)の振幅の中間値となり、コンパレータ回路20の出力信号COMPOUTは、期待値を得ることが可能となる。

以上説明したように、上記実施例によれば、差動増幅回路(PAn) 910およびCOMP基準電位回路920を半導体集積回路上に備えたので、PMOSトランジスタのVT変動が起きた場合にも、検出回路930の出力信号(DET)とCOMP基準電位回路920の出力信号(COMPINP)とが同様にVT変動の影響を受けるため、COMP基準電位回路920の出力信号(COMPINP)が、常に検出回路910の出力信号(DET)の振幅の中間値となり、入力PIN(1)および入力PIN(2)に入力される入力信号の振幅が小さい場合にも、コンパレータ回路20の出力信号COMPOUTが期待値を得ることが可能となる。

次に半導体集積回路の他の実施例を説明する。図10を参照すると、半導体集積回路1000は、差動増幅回路群(NA) 302および最終段の差動増幅回路(NAn) 1010と、差動増幅回路(NAn) 1010の一方の出力(NOn2) 1012に接続されたCOMP基準電位回路1020と、他方の出力(NOn2) 1014に接続された検出(DET)回路1030と、COMP基準電位回路1020および検出(DET)回路1030の各出力に接続されたコンパレータ回路310とを含む。本実施例では、差動増幅回路(NAn) 1010が備えられ、さらにその出力1012,1014がそれぞれCOMP基準電位回路1020および検出(DET)回路1030に接続されている点で、図８に示した実施例とは異なる。

図示するように差動増幅回路(NAn) 1010は、図８に示した差動増幅回路(NAn) 304における抵抗(NRn2) 326に代えて、抵抗(NRn2_1) 1016と抵抗(NRn2_2) 1018とを直列に、NMOSトランジスタ(Nn2) 322のドレイン端子および電源VDD間に接続した構成である。本実施例では、NMOSトランジスタ(Nn2) 322のドレイン端子と抵抗(NRn2_1) 1016との接続点1012が差動増幅回路(NAn) 1010の出力(NOn2_1) 1012を形成し、抵抗(NRn2_1) 1016と抵抗(NRn2_2) 1018との接続点が差動増幅回路(NAn) 1010の出力(NOn2_2) 1014を形成している。差動増幅回路(NAn) 1010のその他の構成は、図８に示した同じ参照符号を付した構成と同じ構成でよい。

差動増幅回路(NAn) 1010の出力(NOn2_1) 1012は、COMP基準電位回路1020内のNMOSトランジスタ832に接続され、また、出力(NOn2_2) 1014は、検出(DET)回路1030内のNMOSトランジスタ350に接続されている。これらCOMP基準電位回路1020および検出(DET)回路1030内は、それぞれ図８に示したCOMP基準電位回路820および検出(DET)回路306内の回路構成と同様の構成でよい。COMP基準電位回路1020の出力834は、コンパレータ回路310のプラス（＋）側入力に接続され、検出(DET)回路1030の出力354は、コンパレータ回路310のマイナス（−）側入力に接続されている。

検出(DET)回路1030は、差動増幅回路(NAn) 1010の出力信号(NOn2_2) 1014の振幅Low側のピークを検出し、レベル"H"および"L"を持つ検出信号を出力するのに対し、COMP基準電位回路1020は、コンデンサ836が検出回路1030内のコンデンサ356よりも大きな容量値を持つコンデンサで構成されたことにより、差動増幅回路(NAn) 1010の出力信号(NOn2_1) 1012の振幅Low側の大きな振幅側ピークのみを検出するよう構成する。

このような構成で、たとえば、差動増幅回路群(NA) 302のトータル利得を70[dB]とし、最大振幅30[μV]、最小振幅3[μV]のASK変調された正弦波が入力NIN(1)に入力され、入力NIN(1)の逆相信号が入力NIN(2)に入力された場合、差動増幅回路群(NA) 302の出力(NO(n-1)1)および出力(NO(n-2)2)に最大振幅94[mV]、最小振幅9.4[mV]に増幅された信号波形が出力される。

ここで差動増幅回路(NAn) 1010の利得を10[dB]とし、定電流回路(NTn)に１[μA]の電流が流れ、抵抗(NRn1) 324の抵抗値が400[kΩ]、抵抗(NRn2_1) 1016および抵抗(NRn2_2) 1018の抵抗値がそれぞれ200[kΩ]である構成とした場合、差動増幅回路(NAn) 1010の出力(POn2) 1012に最大振幅300[mV]、最小振幅30[mV]でバイアス動作電位が(VDD−200[mV])の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は((VDD)−200[mV])−300[mV]/2)から(VDD−50[mV])であり、最小振幅時のLow側のピーク電位は((VDD)−200[mV])−30[mV]/2)から(VDD−185[mV])である。

また、差動増幅回路(NAn) 1010の出力(NOn2_2) 1014は、出力信号(NOn2_1) 1012に対して、増幅率およびバイアス動作電位がそれぞれ1/2の信号波形が出力されることとなり、最大振幅150[mV]、最小振幅15[mV]でバイアス動作電位が(VDD−100[mV])の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は(VDD−25[mV])、最小振幅時のLow側のピーク電位は(VDD−92.5[mV])である。

差動増幅回路(NAn) 1010から出力される出力信号(NOn2_2) 1014は、検出(DET)回路1030内のNMOSトランジスタ350のゲート端子に入力される。この入力信号は、検出回路1030内のソースフォロア回路とコンデンサ356とにより、NMOSトランジスタのVT分電位が下げられて、振幅67.5[mV]の信号に復調され、検出信号(DET) 354として出力される。このとき、検出信号(DET) 354の出力電位は、差動増幅回路(NAn) 1010の出力信号(NOn2_2) 1014、つまり((NMOSトランジスタ350のゲート電位)＋(NMOSトランジスタのVT電圧))となっているため、検出信号(DET) 354のレベル"H"信号電位は((VDD−92.5[mV])−(NMOSトランジスタのVT電圧))であり、検出信号(DET) 354の"L"信号電位は、((VDD−25[mV])−(NMOSトランジスタのVT電圧))である。検出信号(DET) 354は、コンパレータ回路310のマイナス（−）側入力に入力される。

差動増幅回路(NAn) 1010から出力される出力信号(NOn2_1) 1012は、COMP基準電位回路1020内のNMOSトランジスタ832のゲート端子に入力される。COMP基準電位回路1020のソースフォロア回路とコンデンサ836とにより、その入力信号(NOn2_1) 1012の大振幅信号のHigh側ピークが検出され、NMOSトランジスタ832のVT分電位が下げられて、一定電位のCOMPINN信号834が出力される。このとき、COMPINN信号834の出力電位は、差動増幅回路(NAn) 1010の出力信号(NOn2_1) 1012、つまり((NMOSトランジスタ832のゲート電位)＋(NMOSトランジスタのVT電圧))となっているため、((VDD−50[mV])＋NMOSトランジスタのVT電圧))である。

このとき、検出(DET)回路1030のソースフォロア回路と、COMP基準電位回路1020のソースフォロア回路とを同一回路で半導体集積回路上に構成しているので、この場合、検出(DET)回路1030のNMOSトランジスタ350と、COMP基準電位回路1020のNMOSトランジスタ832とのそれぞれのVT分の電位下降は同一となるため、COMP基準電位回路1020の出力信号(COMPINN) 834が、検出(DET)回路1030の出力信号(DET) 354の振幅の中間に入る。

検出(DET)回路1030の出力信号(DET) 354とCOMP基準電位回路1020の出力信号(COMPINN) 834とがそれぞれコンパレータ回路310に入力されて、コンパレータ回路310にて検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらの構成とすることにより、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路1030の出力信号(DET) 354とCOMP基準電位回路1020の出力信号(COMPINN) 834とは、共に同様なVT変動の影響を受けるため、COMP基準電位回路1020の出力信号(COMPINN)は常に、検出(DET)回路1030の出力信号(DET)の振幅の中間値となり、コンパレータ回路310の出力信号COMPOUTは、期待値を得ることが可能となる。

以上説明したように、上記実施例によれば、差動増幅回路(NAn) 1010およびCOMP基準電位回路1020を半導体集積回路上に備えたので、NMOSトランジスタのVT変動が起きた場合にも、検出回路1030の出力信号(DET)とCOMP基準電位回路1020の出力信号(COMPINN)とが同様にVT変動の影響を受けるため、COMP基準電位回路1020の出力信号(COMPINN)が、常に検出回路1030の出力信号(DET)の振幅の中間値となり、入力NIN(1)および入力NIN(2)に入力される入力信号の振幅が小さい場合にも、コンパレータ回路310の出力信号COMPOUTが期待値を得ることが可能となる。

次に半導体集積回路の他の実施例を説明する。図11を参照すると、半導体集積回路1100は、差動増幅回路群(PA) 12および最終段の差動増幅回路(PAn) 1110と、差動増幅回路(PAn) 1110の一方の出力(POn1) 1112に接続されたCOMP基準電位回路1120と、他方の出力(POn2_2) 1114に接続された検出(DET)回路1130と、COMP基準電位回路1120および検出(DET)回路1130の各出力に接続されたコンパレータ回路20とを含む。本実施例では、差動増幅回路(PAn) 1110が備えられ、さらにその出力1112,1114がそれぞれCOMP基準電位回路1120および検出(DET)回路1130に接続されている点で、図９に示した実施例とは異なる。

図示するように差動増幅回路(PAn) 1110は、PMOSトランジスタ(Pn2) 32のドレイン端子と抵抗(NRn1) 36との接続点1012が差動増幅回路(PAn) 1110の出力(POn1) 1112を形成し、抵抗(PRn2_1) 916と抵抗(PRn2_2) 918との接続点1114が差動増幅回路(PAn) 1110の出力(POn2_2) 1114を形成している点で図９に示した差動増幅回路(PAn) 910の内部構成とは異なり、その他の部分は差動増幅回路(PAn) 910にて同じ参照符号を付した構成と同じ構成でよいのでその詳細説明を省略する。差動増幅回路(PAn) 1110の出力(POn1) 1112は、COMP基準電位回路1120内のPMOSトランジスタ732のゲート端子に接続され、出力(POn2_2) 1114は、検出(DET)回路1130内のPMOSトランジスタ48のゲート端子に接続されている。COMP基準電位回路1120および検出(DET)回路1130は、それぞれ図９に示したCOMP基準電位回路920および検出(DET)回路930内の同じ参照符号を付した構成と同じ構成でよい。COMP基準電位回路1120の出力730は、コンパレータ回路20のプラス（＋）側入力に接続され、検出(DET)回路1130の出力50は、コンパレータ回路20のマイナス（−）側入力に接続されている。

検出(DET)回路1130は、差動増幅回路(PAn) 1110の出力信号(POn2_2) 1114の振幅Low側のピークを検出し、レベル"H"および"L"を持つ検出信号を出力するのに対し、COMP基準電位回路1120は、コンデンサ736が検出回路1130内のコンデンサ52よりも大きな容量値を持つコンデンサで構成し、差動増幅回路(PAn) 1110の出力信号(POn1) 1112の振幅Low側の大きな振幅側ピークのみを検出するよう構成する。

ここで差動増幅回路(PAn) 1110の利得を10[dB]とし、定電流回路(PTn) 30に１[μA]の電流が流れ、抵抗(PRn1) 36の抵抗値が400[kΩ]、抵抗(PRn2_1) 916および抵抗(PRn2_2) 918の抵抗値がそれぞれ200[kΩ]である構成とした場合、差動増幅回路(PAn) 1110の出力(POn1) 1112に最大振幅300[mV]、最小振幅30[mV]でバイアス動作電位が200[mV]の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は(200[mV])−300[mV]/2)から50[mV]であり、最小振幅時のLow側のピーク電位は(200[mV]−30[mV]/2)から185[mV]である。

また、差動増幅回路(PAn) 1110の出力(PNOn2_2) 1114は、出力信号(POn1) 1112に対して、増幅率およびバイアス動作電位がそれぞれ1/2の信号波形が出力されることとなり、最大振幅150[mV]、最小振幅15[mV]でバイアス動作電位が100[mV]の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は25[mV]、最小振幅時のLow側のピーク電位は92.5[mV]である。

差動増幅回路(PAn) 1110から出力される出力信号(POn2_2) 1114は、検出(DET)回路1130内のPMOSトランジスタ48のゲート端子に入力される。この入力信号は、検出回路1130内のソースフォロア回路とコンデンサ52とにより、PMOSトランジスタのVT分電位が持ち上げられて、振幅67.5[mV]の信号に復調され、検出信号(DET) 50として出力される。このとき、検出信号(DET) 50の出力電位は、差動増幅回路(PAn) 1110の出力信号(POn2_2) 1114、つまり((PMOSトランジスタ48のゲート電位)＋(PMOSトランジスタのVT電圧))となっているため、検出信号(DET) 50のレベル"H"信号電位は(92.5[mV]＋PMOSトランジスタのVT電圧))であり、検出信号(DET) 50の"L"信号電位は(25[mV]＋PMOSトランジスタのVT電圧)である。検出信号(DET) 50は、コンパレータ回路20のマイナス（−）側入力に入力される。

また、差動増幅回路(PAn) 1110から出力される出力信号(POn1) 1112は、COMP基準電位回路1120内のPMOSトランジスタ732のゲート端子に入力される。COMP基準電位回路1120のソースフォロア回路とコンデンサ736とにより、その入力信号(POn1) 1112の大振幅信号のLow側ピークが検出され、PMOSトランジスタ732のVT分電位が持ち上げられて、一定電位のCOMPINP信号730が出力される。このとき、COMPINP信号730の出力電位は、差動増幅回路(PAn) 1110の出力信号(POn1) 1112、つまり((PMOSトランジスタ732のゲート電位)＋(PMOSトランジスタのVT電圧))となっているため(50[mV]＋PMOSトランジスタのVT電圧))である。

このとき、検出(DET)回路1130のソースフォロア回路と、COMP基準電位回路1120のソースフォロア回路とを同一回路で半導体集積回路上に構成しているので、この場合、検出(DET)回路1130のPMOSトランジスタ48と、COMP基準電位回路1120のPMOSトランジスタ732とのそれぞれのVT分の電位上昇は同一となるため、COMP基準電位回路1120の出力信号(COMPINP) 730が、検出(DET)回路1130の出力信号(DET) 50の振幅の中間に入る。

検出(DET)回路1130の出力信号(DET) 50とCOMP基準電位回路1120の出力信号(COMPINP) 730とがそれぞれコンパレータ回路20に入力されて、コンパレータ回路20にて検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらの構成とすることにより、PMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路1130の出力信号(DET) 50とCOMP基準電位回路1120の出力信号(COMPINP) 730とは、共に同様なVT変動の影響を受けるため、COMP基準電位回路1120の出力信号(COMPINP)は常に、検出(DET)回路1130の出力信号(DET)の振幅の中間値となり、コンパレータ回路20の出力信号COMPOUTは、期待値を得ることが可能となる。

以上説明したように、上記実施例によれば、差動増幅回路(PAn) 1110およびCOMP基準電位回路1120を半導体集積回路上に備えたので、PMOSトランジスタのVT変動が起きた場合にも、検出回路1130の出力信号(DET)とCOMP基準電位回路1120の出力信号(COMPINP)とが同様にVT変動の影響を受けるため、COMP基準電位回路1120の出力信号(COMPINP)が、常に検出回路1130の出力信号(DET)の振幅の中間値となり、入力PIN(1)および入力PIN(2)に入力される入力信号の振幅が小さい場合にも、コンパレータ回路20の出力信号COMPOUTが期待値を得ることが可能となる。

次に半導体集積回路の他の実施例を説明する。図12を参照すると、半導体集積回路1200は、差動増幅回路群(NA) 302および最終段の差動増幅回路(NAn) 1210と、差動増幅回路(NAn) 1210の一方の出力(NOn1) 1212に接続されたCOMP基準電位回路1220と、他方の出力(NOn2_2) 1014に接続された検出(DET)回路1230と、COMP基準電位回路1220および検出(DET)回路1230の各出力に接続されたコンパレータ回路310とを含む。本実施例では、差動増幅回路(NAn) 1210が備えられ、その出力1212がCOMP基準電位回路1220に接続されている点で、図10に示した実施例とは異なる。

図示するように、本実施例では差動増幅回路(NAn) 1210内のNMOSトランジスタ320のソース端子と、抵抗(NRn1) 324との接続点1212が差動増幅回路(NAn) 1210の出力1212を形成し、この出力1212がCOMP基準電位回路1220内のNMOSトランジスタ832のゲート端子に接続されている。差動増幅回路(NAn) 1210のその他の構成は図10に示した差動増幅回路(NAn) 1010と同様の構成でよい。

また、COMP基準電位回路1220および検出(DET)回路1230内の構成は、それぞれ図10に示したCOMP基準電位回路1020および検出(DET)回路1030内の同じ参照符号を付した構成と同様の構成でよいが、COMP基準電位回路1220は、差動増幅回路(NAn) 1210の出力(NOn1) 1212に接続されている点で異なる。

本実施例も同様に、検出(DET)回路1230は、差動増幅回路(NAn) 1210の出力信号(NOn2_2) 1014の振幅Low側のピークを検出し、レベル"H"および"L"を持つ検出信号を出力するのに対し、COMP基準電位回路1220は、コンデンサ836が検出回路1230内のコンデンサ356よりも大きな容量値を持つコンデンサで構成し、差動増幅回路(NAn) 1210の出力信号(NOn2_2) 1014の振幅Low側の大きな振幅側ピークのみを検出するよう構成する。

ここで差動増幅回路(NAn) 1210の利得を10[dB]とし、定電流回路(NTn)に１[μA]の電流が流れ、抵抗(NRn1) 324の抵抗値が400[kΩ]、抵抗(NRn2_1) 1016および抵抗(NRn2_2) 1018の抵抗値がそれぞれ200[kΩ]である構成とした場合、差動増幅回路(NAn) 1210の出力(POn1) 1212に最大振幅300[mV]、最小振幅30[mV]でバイアス動作電位が(VDD−200[mV])の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は((VDD)−200[mV])−300[mV]/2)から(VDD−50[mV])であり、最小振幅時のLow側のピーク電位は((VDD)−200[mV])−30[mV]/2)から(VDD−185[mV])である。

また、差動増幅回路(NAn) 1210の出力(NOn2_2) 1014は、出力信号(NOn1) 1212に対して、増幅率およびバイアス動作電位がそれぞれ1/2の信号波形が出力されることとなり、最大振幅150[mV]、最小振幅15[mV]でバイアス動作電位が(VDD−100[mV])の信号波形が出力される。このとき、最大振幅時のLow側のピーク電位は(VDD−25[mV])、最小振幅時のLow側のピーク電位は(VDD−92.5[mV])である。

差動増幅回路(NAn) 1210から出力される出力信号(NOn2_2) 1014は、検出(DET)回路1230内のNMOSトランジスタ350のゲート端子に入力される。この入力信号は、検出回路1230内のソースフォロア回路とコンデンサ356とにより、NMOSトランジスタのVT分電位が下げられて、振幅67.5[mV]の信号に復調され、検出信号(DET) 354として出力される。このとき、検出信号(DET) 354の出力電位は、差動増幅回路(NAn) 1210の出力信号(NOn2_2) 1014、つまり((NMOSトランジスタ350のゲート電位)＋(NMOSトランジスタのVT電圧))となっているため、検出信号(DET) 354のレベル"H"信号電位は((VDD−92.5[mV])−(NMOSトランジスタのVT電圧))であり、検出信号(DET) 354の"L"信号電位は、((VDD−25[mV])−(NMOSトランジスタのVT電圧))である。検出信号(DET) 354は、コンパレータ回路310のマイナス（−）側入力に入力される。

また、差動増幅回路(NAn) 1210から出力される出力信号(NOn1) 1212は、COMP基準電位回路1220内のNMOSトランジスタ832のゲート端子に入力される。COMP基準電位回路1220のソースフォロア回路とコンデンサ836とにより、その入力信号(NOn1) 1212の大振幅信号のHigh側ピークが検出され、NMOSトランジスタ832のVT分電位が下げられて、一定電位のCOMPINN信号834が出力される。このとき、COMPINN信号834の出力電位は、差動増幅回路(NAn) 1010の出力信号(NOn2_1) 1012、つまり((NMOSトランジスタ832のゲート電位)＋(NMOSトランジスタのVT電圧))となっているため、((VDD−50[mV])＋NMOSトランジスタのVT電圧))である。

このとき、検出(DET)回路1230のソースフォロア回路と、COMP基準電位回路1220のソースフォロア回路とを同一回路で半導体集積回路上に構成しているので、この場合、検出(DET)回路1230のNMOSトランジスタ350と、COMP基準電位回路1220のNMOSトランジスタ832とのそれぞれのVT分の電位下降は同一となるため、COMP基準電位回路1220の出力信号(COMPINN) 834が、検出(DET)回路1230の出力信号(DET) 354の振幅の中間に入る。

検出(DET)回路1230の出力信号(DET) 354とCOMP基準電位回路1220の出力信号(COMPINN) 834とがそれぞれコンパレータ回路310に入力されて、コンパレータ回路310にて検出信号(DET)の逆相信号が電源VDDおよびグランドGND間の信号となり、COMPOUT信号として出力される。

これらの構成とすることにより、NMOSトランジスタのVT変動が起きた場合にも、検出(DET)回路1230の出力信号(DET) 354とCOMP基準電位回路1220の出力信号(COMPINN) 834とは、共に同様なVT変動の影響を受けるため、COMP基準電位回路1220の出力信号(COMPINN)は常に、検出(DET)回路1230の出力信号(DET)の振幅の中間値となり、コンパレータ回路310の出力信号COMPOUTは、期待値を得ることが可能となる。

以上説明したように、上記実施例によれば、差動増幅回路(NAn) 1210とCOMP基準電位回路1220とを半導体集積回路上に備えたので、NMOSトランジスタのVT変動が起きた場合にも、検出回路1230の出力信号(DET)とCOMP基準電位回路1220の出力信号(COMPINN)とが同様にVT変動の影響を受けるため、COMP基準電位回路1220の出力信号(COMPINN)が、常に検出回路1230の出力信号(DET)の振幅の中間値となり、入力NIN(1)および入力NIN(2)に入力される入力信号の振幅が小さい場合にも、コンパレータ回路310の出力信号COMPOUTが期待値を得ることが可能となる。

次に、半導体集積回路のさらに他の実施例を説明する。本実施例における半導体集積回路を図17および図18に示す。なお、両図は、図19に示すように組み合わされる。図17および図18に示すように本実施例における半導体集積回路1700は、複数の差動増幅回路(PA1〜PAn) 1710（nは差動増幅回路PAの接続段数を示す自然数）を有し、最終段の差動増幅回路PAnの出力(POn2)が自動利得制御(AGC)回路1720に接続され、さらに各段の差動増幅回路(PA1〜PAn) 1710の入力側に、それぞれゲイン安定用回路(PG11〜PG1n) 1730が接続され、各ゲイン安定用回路(PG11〜PG1n) 1730の各出力((PS11,PS12)〜(PSn1,PSn2))がそれぞれ次段の差動増幅回路(PA1〜PAn) 1710に接続されている。初段のゲイン安定用回路(PG11) 1730には、入力PIN(1)および入力PIN(2)が接続されている。

また、これらゲイン安定用回路(PG11〜PG1n) 1730と、差動増幅回路(PA1〜PAn) 1710と、自動利得制御(AGC)回路1720とには、バイアス信号(PB)を入力する接続線1750が接続されており、さらに自動利得制御(AGC)回路1720の出力1760は、各差動増幅回路(PA1〜PAn) 1710に接続されてゲインコントロール信号(AGC)がそれぞれ供給される。

各ゲイン安定用回路(PG11(PG12〜PG1n))を代表して、ゲイン安定用回路(PG11) 1730について説明すると、ゲイン安定用回路(PG11)は、ソース端子が電源VDDに接続されゲート端子がバイアス信号(PB)入力1750に接続されたPMOSトランジスタ1731,1732を有している。一方のPMOSトランジスタ1731のドレインはさらにPMOSトランジスタ1733のソースに接続され、他方のPMOSトランジスタ1732のドレインはPMOSトランジスタ1734のソースに接続され、各PMOSトランジスタ1732,1734のドレインはグランドGNDに接続されている。各PMOSトランジスタ1733,1734のゲート端子はそれぞれ入力PIN(1)および入力PIN(2)が接続されている。これらPMOSトランジスタ1733,1734のソース端子の接続点1735,1736は、ゲイン安定回路(PG11)の出力((PS11),(PS12))を構成し、同段の差動増幅回路(PA1)にそれぞれ接続されている。

なお、次段以降のゲイン安定用回路(PG12〜PG1n)もゲイン安定回路(PG11)と同様の構成を有しているが、ゲイン安定用回路(PG12〜PG1n)内に配置されたPMOSトランジスタ1733,1734の各ゲート端子には、それぞれ前段に配置された差動増幅回路1710の出力(PO11〜PO(n-1)1)および(PO12〜PO(n-1)2)がそれぞれ接続される点で異なる。

ゲイン安定用回路PG11の出力(PS11) 1735および出力(PS12) 1736に接続された差動増幅回路(PA1) 1710は、これら出力1735,1736をそれぞれPMOSトランジスタ1771,1772のゲート端子に接続している。差動増幅回路(PA1)は、ソース端子に電源VDDが接続され、ゲート端子にバイアス信号入力(PB) 1750が接続されたPMOSトランジスタ1770と、PMOSトランジスタ1770のドレイン端子が各ソース端子に接続されたPMOSトランジスタ1771,1772,1773,1774とを含む。

PMOSトランジスタ1771および1773のドレイン端子は互いに接続され、その接続点1775は抵抗(PR11) 1776を介してグランドGNDに接続されるとともに、出力(PO11)を出力する差動増幅回路(PA1) 1710の出力1775を構成している。また、PMOSトランジスタ1772,1774のドレイン端子は互いに接続され、その接続点1777は抵抗(PR12) 1778を介してグランドGNDに接続されるとともに、出力(PO12)を出力する差動増幅回路(PA1) 1710の出力1777を構成している。また、PMOSトランジスタ1773,1774の各ゲート端子は互いに接続されて、さらにAGC信号を入力する接続線1760が接続されている。

これら差動増幅回路(PA1〜PAn) 1710は、それぞれPMOSトランジスタ1771,1773のドレイン端子が接続されたノード1775から出力PO11(PO21〜POn1)を出力し、PMOSトランジスタ1772,1774のドレイン端子が接続されたノード1777から出力PO12(PO22〜POn2)をそれぞれ出力する。

図18に示す最終段に配置された差動増幅回路(PAn) 1710の出力1777から出力される出力信号POn2が自動利得制御(AGC)回路1720に入力される。自動利得制御(AGC)回路1720は、ソース端子に電源VDDが接続され、ゲート端子にバイアス信号入力(BP) 1750が接続されたPMOSトランジスタ1722と、PMOSトランジスタ1722のドレイン端子にソース端子が接続されたPMOSトランジスタ1724とを含む。このPMOSトランジスタ1724のゲート端子は差動増幅回路(PAn) 1710の出力(POn2) 1777が接続され、ドレイン端子はグランドGNDに接続されている。PMOSトランジスタ1722のドレイン端子とPMOSトランジスタ1724のソース端子とが接続されたノード1760は、コンデンサ1726を介してグランドGNDに接続されるとともに、ゲインコントロール信号(AGC) を出力する出力1760を構成し、各差動増幅回路(PA1〜PAn) 1710にゲインコントロール信号(AGC)が供給される。

以上の構成で、本実施例における半導体集積回路1700の動作を説明すると、まず、入力PIN(1)に正弦波が入力され、入力PIN(2)に入力PIN(1)の逆相の正弦波が入力されて、各差動増幅回路(PA1〜PAn) 1710にて増幅された信号が、最終段の差動増幅回路(PAn) 1710の出力信号(POn2)として自動利得制御(AGC)回路1720に送られる。このとき、入力信号PIN(1)およびPIN(2)は、ゲイン安定用回路(PG11)のPMOSトランジスタ1733,1734のゲート端子に入力され、また、差動増幅回路1710の出力信号(PO11〜PO(n-1)1)および(PO12〜PO(n-1)2)は、それぞれゲイン安定用回路(PG12〜PG1n)のP-MOSトランジスタ1733,1734のゲート端子に入力される。

ゲイン安定用回路(PG11〜PG1n) 1730では、それぞれ、これら入力信号が後述のAGC電位と同様にVT変動分変化して、PMOSのVT分電位が持ち上げられて、それぞれゲイン安定用回路(PG11〜PG1n) 1730から出力(PS11〜PSn1)および出力(PS12〜PSn2)として出力される。

ゲイン安定用回路(PG11〜PG1n)から出力された信号(PS11〜PSn1)および信号(PS12〜PSn2)は、それぞれ差動増幅回路(PA1〜PAn)のPMOSトランジスタ1771,1772のゲート端子に入力される。最終段の差動増幅回路(PAn) 1710の出力信号(POn2) 1777は、AGC回路1720のPMOSトランジスタ1724にてPMOSのVT分電位が持ち上げられ、増幅された正弦波のLow側のピークがコンデンサ1726にて検出され、ゲインコントロール信号AGCが出力1760に出力される。ゲインコントロール信号(AGC)は、各差動増幅回路(PA1〜PAn) 1710のPMOSトランジスタ1773,1774の各ゲート端子にそれぞれ入力される。

差動増幅回路(PA1〜PAn) 1710は、ゲインコントロール信号(AGC) 1760の電位（AGC電位）が、PMOSトランジスタ1771とPMOSトランジスタ1772との各ゲート端子に入力される信号の電位よりも充分に高い場合、PMOSトランジスタ1770で定められた電流値の1/2の電流がそれぞれPMOSトランジスタ1771,1772に流れ、PMOSトランジスタ1771,1772の電流値と抵抗(PR11〜PRn1) 1776および抵抗(PR12〜PRn2) 1778の抵抗値とにより、出力信号(PO11〜POn1)および(PO12〜POn2)のゲインと出力電位が決定する。

ゲインコントロール信号(AGC) 1760が低くなると、PMOSトランジスタ1773,1774に電流が流れるため、PMOSトランジスタ1771,1772に流れる電流が小さくなり、出力信号(PO11〜POn1)および(PO12〜POn2)のゲインが小さくなる。このとき出力電位は変化しない。このように、入力信号PIN(1),PIN(2)の入力振幅の大きさに関わらず、ゲインコントロール信号(AGC)信号1760によってゲインコントロールが行なわれ、安定した出力信号が得られる。

以上説明したように、上記実施例によれば、半導体集積回路1700にゲイン安定用回路(PG11〜PG1n) 1730をそれぞれ設けたので、PMOSのVTが変動し、AGC電位がそれに伴って変化する場合においても、入力PIN(1)および入力PIN(2)および差動増幅回路1710の各出力信号(PO11〜PO(n-1)1) 1775および(PO12〜PO(n-1)2) 1777が各ゲイン安定用回路(PG11〜PG1n) 1730において、AGC電位と同様にVT変動分変化し、それぞれ出力(PS11〜PSn1)および(PS12〜PSn2)として出力され、それぞれが差動増幅回路(PA1〜PAn) 1710のPMOSトランジスタ1771,1772の各ゲート端子に入力されるため、安定した出力を得られる。

次に、半導体集積回路の他の実施例を説明する。本実施例における半導体集積回路を図20および図21に示す。なお、両図は、図22に示すように組み合わされる。図20および図21に示すように本実施例における半導体集積回路2000は、複数の差動増幅回路(NA1〜NAn) 2010（nは差動増幅回路NAの接続段数を示す自然数）を有し、最終段の差動増幅回路NAnの出力(NOn2)が自動利得制御(AGC)回路2020に接続され、さらに各段の差動増幅回路(NA1〜NAn) 2010の入力側に、それぞれゲイン安定用回路(NG11〜NG1n) 2030が接続され、各ゲイン安定用回路(NG11〜NG1n) 2030の各出力((NS11,NS12)〜(NSn1,NSn2))がそれぞれ次段の差動増幅回路(NA1〜NAn) 2010に接続されている。初段のゲイン安定用回路(NG11) 2030には、入力NIN(1)および入力NIN(2)が接続されている。

また、これらゲイン安定用回路(NG11〜NG1n) 2030と、差動増幅回路(NA1〜NAn) 2010と、自動利得制御(AGC)回路2020とには、バイアス信号(NB)を入力する接続線2050が接続されており、さらに自動利得制御(AGC)回路2020の出力2060は、各差動増幅回路(NA1〜NAn) 2010に接続されてゲインコントロール信号(AGC)がそれぞれ供給される。

各ゲイン安定用回路(NG11(NG12〜NG1n))を代表して、ゲイン安定用回路(NG11) 2030について説明すると、ゲイン安定用回路(NG11)は、ソース端子がグランドGNDに接続されゲート端子がバイアス信号(NB)入力2050に接続されたNMOSトランジスタ2031,2032を有している。一方のNMOSトランジスタ2031のドレインはさらにNMOSトランジスタ2033のソースに接続され、他方のNMOSトランジスタ2032のドレインはNMOSトランジスタ2034のソースに接続され、各NMOSトランジスタ2032,1034のドレインは電源VDDに接続されている。各NMOSトランジスタ2033,2034のゲート端子はそれぞれ入力NIN(1)および入力NIN(2)が接続されている。これらNMOSトランジスタ2033,2034のソース端子の接続点2035,2036は、ゲイン安定回路(NG11)の出力((NS11),(NS12))を構成し、同段の差動増幅回路(NA1) 2010にそれぞれ接続されている。

なお、次段以降のゲイン安定用回路(NG12〜NG1n) 2030もゲイン安定回路(NG11)と同様の構成を有しているが、ゲイン安定用回路(NG12〜NG1n)内に配置されたNMOSトランジスタ2032,2034の各ゲート端子には、それぞれ前段に配置された差動増幅回路2010の出力(NO11〜NO(n-1)1)および(NO12〜NO(n-1)2)がそれぞれ接続される点で異なる。

ゲイン安定用回路NG11の出力(NS11) 2035および出力(NS12) 2036に接続された差動増幅回路(NA1) 2010は、これら出力2035,2036をそれぞれNMOSトランジスタ2771,2772のゲート端子に接続している。差動増幅回路(NA1) 201は、ソース端子がグランドGNDに接続され、ゲート端子にバイアス信号入力(NB) 2050が接続されたNMOSトランジスタ2770と、NMOSトランジスタ2770のドレイン端子が各ソース端子に接続されたNMOSトランジスタ2771,2772,2773,2774とを含む。

NMOSトランジスタ2771および2774のドレイン端子は互いに接続され、その接続点2775は抵抗(NR11) 2776を介して電源VDDに接続されるとともに、出力(NO11)を出力する差動増幅回路(NA1) 2010の出力2775を構成している。また、NMOSトランジスタ2772,2774のドレイン端子は互いに接続され、その接続点2777は抵抗(NR12) 2778を介して電源VDDに接続されるとともに、出力(NO12)を出力する差動増幅回路(NA1) 2010の出力2777を構成している。また、NMOSトランジスタ2773,2774の各ゲート端子は互いに接続されて、さらにAGC信号を入力する接続線2030が接続されている。

これら差動増幅回路(NA1〜NAn) 2010は、それぞれNMOSトランジスタ2771,2773のドレイン端子が接続されたノード2775から出力NO11(NO21〜NOn1)を出力し、NMOSトランジスタ2772,2774のドレイン端子が接続されたノード2777から出力NO12(NO22〜NOn2)をそれぞれ出力する。

図21に示す最終段に配置された差動増幅回路(NAn) 2010の出力2777から出力される出力信号NOn2が自動利得制御(AGC)回路2020に入力される。自動利得制御(AGC)回路2020は、ソース端子にグランドGNDが接続され、ゲート端子にバイアス信号入力(NB) 2050が接続されたNMOSトランジスタ2022と、BMOSトランジスタ2022のドレイン端子にソース端子が接続されたNMOSトランジスタ2024とを含む。このNMOSトランジスタ2024のゲート端子は差動増幅回路(NAn) 2010の出力(NOn2) 2777が接続され、ドレイン端子は電源VDDに接続されている。NMOSトランジスタ2022のドレイン端子とNMOSトランジスタ2024のソース端子とが接続されたノード2060は、コンデンサ2026を介してグランドGNDに接続されるとともに、ゲインコントロール信号(AGC) を出力する出力2060を構成し、各差動増幅回路(NA1〜NAn) 2010にゲインコントロール信号(AGC)を供給する。

以上の構成で、本実施例における半導体集積回路2000の動作を説明すると、まず、入力NIN(1)に正弦波が入力され、入力NIN(2)に入力NIN(1)の逆相の正弦波が入力されて、各差動増幅回路(NA1〜NAn) 2010にて増幅された信号が、最終段の差動増幅回路(NAn) 2010の出力信号(NOn2)として自動利得制御(AGC)回路2020に送られる。このとき、入力信号NIN(1)およびNIN(2)は、ゲイン安定用回路(NG11)のNMOSトランジスタ2033,2034のゲート端子に入力され、また、差動増幅回路2010の出力信号(NO11〜NO(n-1)1)および(NO12〜NO(n-1)2)は、それぞれゲイン安定用回路(NG12〜NG1n)のNMOSトランジスタ2033,2034のゲート端子に入力される。

ゲイン安定用回路(NG11〜NG1n) 2030では、それぞれ、これら入力信号が後述のAGC電位と同様にVT変動分変化して、NMOSのVT分電位が下げられて、それぞれゲイン安定用回路(NG11〜NG1n) 2030から出力(NS11〜NSn1)および出力(NS12〜NSn2)が出力される。

ゲイン安定用回路(NG11〜NG1n)から出力された信号(NS11〜NSn1)および信号(NS12〜NSn2)は、それぞれ差動増幅回路(NA1〜NAn)のNMOSトランジスタ2771,2772のゲート端子に入力される。最終段の差動増幅回路(NAn) 2010の出力信号(NOn2) 2777は、AGC回路2020のNMOSトランジスタ2024にてNMOSのVT分電位が下げられ、増幅された正弦波のHigh側のピークがコンデンサ2026にて検出され、ゲインコントロール信号AGCが出力2060に出力される。ゲインコントロール信号(AGC)は、各差動増幅回路(NA1〜NAn) 2010のNMOSトランジスタ2773,2774の各ゲート端子にそれぞれ入力される。

差動増幅回路(NA1〜NAn) 2010は、ゲインコントロール信号(AGC) 2060の電位（AGC電位）が、NMOSトランジスタ2771とNMOSトランジスタ2772との各ゲート端子に入力される信号の電位よりも充分に低い場合、NMOSトランジスタ2770で定められた電流値の1/2の電流がそれぞれNMOSトランジスタ2771,2772に流れ、NMOSトランジスタ2771,2772の電流値と各抵抗(NR11〜NRn1) 2776および各抵抗(NR12〜NRn2) 2778の抵抗値とにより、各出力信号(NO11〜NOn1)および各(NO12〜NOn2)のゲインと出力電位がそれぞれ決定する。

ゲインコントロール信号(AGC) 2060が低くなると、NMOSトランジスタ2773,2774に電流が流れるため、NMOSトランジスタ2771,2772に流れる電流が小さくなり、出力信号(NO11〜NOn1)および(NO12〜NOn2)のゲインが小さくなる。このとき出力電位は変化しない。このように、入力信号NIN(1),NIN(2)の入力振幅の大きさに関わらず、ゲインコントロール信号(AGC)信号2060によってゲインコントロールが行なわれ、安定した出力信号が得られる。

以上説明したように、上記実施例によれば、半導体集積回路2000にゲイン安定用回路(NG11〜NG1n) 2030をそれぞれ設けたので、NMOSのVTが変動し、AGC電位がそれに伴って変化する場合においても、入力NIN(1)および入力NIN(2)および差動増幅回路2010の各出力信号(NO11〜NO(n-1)1) 2775および(NO12〜NO(n-1)2) 2777が各ゲイン安定用回路(NG11〜NG1n) 2030において、AGC電位と同様にVT変動分変化し、それぞれ出力(NS11〜NSn1)および(NS12〜NSn2)として出力され、それぞれが差動増幅回路(NA1〜NAn) 2010のNMOSトランジスタ2771,2772の各ゲート端子に入力されるため、安定した出力が得られる。

次に、半導体集積回路のさらに他の実施例を説明する。本実施例における半導体集積回路を図23および図24に示す。なお、両図は、図25に示すように組み合わされる。図23および図24に示すように本実施例における半導体集積回路2300は、複数の差動増幅回路(PA1〜PAn) 1710（nは差動増幅回路PAの接続段数を示す自然数）を有し、最終段の差動増幅回路PAnの出力(POn2)が自動利得制御(AGC)回路2320に接続され、さらに各段の差動増幅回路(PA1〜PAn) 1710の入力側に、それぞれゲイン安定用回路(PG21〜PG2n) 2330が接続され、各ゲイン安定用回路(PG21〜PG2n) 2330の各出力((PS11,PS12)〜(PSn1,PSn2))がそれぞれ次段の差動増幅回路(PA1〜PAn) 1710に接続されている。初段のゲイン安定用回路(PG11) 2330には、入力PIN(1)および入力PIN(2)が接続されている。

なお、各段に配置された差動増幅回路(PA1〜PAn) 1710は、図17および図18に示した同じ参照符号で示した構成と同じ構成でよいのでその詳細説明を省略する。ゲイン安定用回路(PG21〜PG2n) 2330と、差動増幅回路(PA1〜PAn) 1710とには、バイアス信号(PB)を入力する接続線2340が接続されており、さらに自動利得制御(AGC)回路2310の出力2350は、各差動増幅回路(PA1〜PAn) 1710に接続されている。

各ゲイン安定用回路(PG21(PG22〜PG2n)) 2330を代表して、ゲイン安定用回路(PG21) 2330について説明すると、ゲイン安定用回路(PG21) 2330は、ソース端子が抵抗2331を介して電源VDDに接続され、ドレイン端子がグランドGNDに接続されたPMOSトランジスタ2332と、ソース端子が抵抗2333を介して電源VDDに接続され、ドレイン端子がグランドGNDに接続されたPMOSトランジスタ2334とを含む。各PMOSトランジスタ2332,2334のゲート端子は、それぞれ入力PIN(1)および入力PIN(2)が接続されている。これらPMOSトランジスタ2332,2334のソース端子と各抵抗2331,2333との接続点2335,2336は、ゲイン安定回路(PG21) 2330の出力((PS11),(PS12))を構成し、同段の差動増幅回路(PA1) 1710にそれぞれ接続されている。

なお、次段以降のゲイン安定用回路(PG22〜PG2n)もゲイン安定回路(PG21)と同様の構成を有しているが、ゲイン安定用回路(PG22〜PG2n)内に配置されたPMOSトランジスタ2332,2335の各ゲート端子には、それぞれ前段に配置された差動増幅回路1710の出力(PO11〜PO(n-1)1)および(PO12〜PO(n-1)2)がそれぞれ接続される点で異なる。ゲイン安定用回路PG21の出力(PS11) 2335および出力(PS12) 2336に接続された差動増幅回路(PA1) 1710は、これら出力2335,2336をそれぞれPMOSトランジスタ1771,1772のゲート端子に接続している。

図24に示す最終段に配置された差動増幅回路(PAn) 1710の出力1777から出力される出力信号POn2が自動利得制御(AGC)回路2310に入力される。自動利得制御(AGC)回路2310は、ソース端子が抵抗2410を介して電源VDDに接続され、ドレイン端子がグランドGNDに接続されたPMOSトランジスタ2412を含み、PMOSトランジスタ2412のソース端子と抵抗2410との接続点2350は、コンデンサ2414を介してグランドGNDに接続されているとともに、自動利得制御(AGC)回路2310の出力2350を構成している。この出力2350は、各差動増幅回路(PA1〜PAn) 1710に接続されて、ゲインコントロール信号(AGC)がそれぞれ供給される。

以上の構成で、本実施例における半導体集積回路1700の動作を説明すると、まず、入力PIN(1)に正弦波が入力され、入力PIN(2)に入力PIN(1)の逆相の正弦波が入力されて、各差動増幅回路(PA1〜PAn) 1710にて増幅された信号が、最終段の差動増幅回路(PAn) 1710の出力信号(POn2)として自動利得制御(AGC)回路2310に送られる。このとき、入力信号PIN(1)およびPIN(2)は、ゲイン安定用回路(PG11) 2330のPMOSトランジスタ2332,2334のゲート端子に入力され、また、差動増幅回路1710の各出力信号(PO11〜PO(n-1)1)および(PO12〜PO(n-1)2)は、それぞれゲイン安定用回路(PG22〜PG2n) 2330のP-MOSトランジスタ2332,2334のゲート端子に入力される。

ゲイン安定用回路(PG11〜PG1n) 2330では、それぞれ、これら入力信号が後述のAGC電位と同様にVT変動分変化して、PMOSのVT分電位が持ち上げられて、それぞれゲイン安定用回路(PG21〜PG2n) 2330から出力(PS11〜PSn1)および出力(PS12〜PSn2)として出力される。これら信号(PS11〜PSn1)および信号(PS12〜PSn2)は、それぞれ差動増幅回路(PA1〜PAn) 1710のPMOSトランジスタ1771,1772のゲート端子に入力される。最終段の差動増幅回路(PAn) 1710の出力信号(POn2) 1777は、AGC回路2310のPMOSトランジスタ2412にてPMOSのVT分電位が持ち上げられ、増幅された正弦波のLow側のピークがコンデンサ2414にて検出され、ゲインコントロール信号AGCが出力2350に出力される。ゲインコントロール信号(AGC)は、各差動増幅回路(PA1〜PAn) 1710のPMOSトランジスタ1773,1774の各ゲート端子にそれぞれ入力される。

差動増幅回路(PA1〜PAn) 1710は、ゲインコントロール信号(AGC) 2350の電位（AGC電位）が、PMOSトランジスタ1771とPMOSトランジスタ1772との各ゲート端子に入力される信号の電位よりも充分に高い場合、PMOSトランジスタ1770で定められた電流値の1/2の電流がそれぞれPMOSトランジスタ1771,1772に流れ、PMOSトランジスタ1771,1772の電流値と抵抗(PR11〜PRn1) 1776および抵抗(PR12〜PRn2) 1778の抵抗値とにより、出力信号(PO11〜POn1)および(PO12〜POn2)のゲインと出力電位が決定する。

ゲインコントロール信号(AGC) 2350が低くなると、PMOSトランジスタ1773,1774に電流が流れるため、PMOSトランジスタ1771,1772に流れる電流が小さくなり、出力信号(PO11〜POn1)および(PO12〜POn2)のゲインが小さくなる。このとき出力電位は変化しない。このように、入力信号PIN(1),PIN(2)の入力振幅の大きさに関わらず、ゲインコントロール信号(AGC)信号2350によってゲインコントロールが行なわれ、安定した出力信号が得られる。

以上説明したように、上記実施例によれば、半導体集積回路2300にゲイン安定用回路(PG21〜PG2n) 2330をそれぞれ設けたので、PMOSのVTが変動し、AGC電位がそれに伴って変化する場合においても、入力PIN(1)および入力PIN(2)および差動増幅回路1710の各出力信号(PO11〜PO(n-1)1) 1775および(PO12〜PO(n-1)2) 1777が各ゲイン安定用回路(PG21〜PG2n) 2330において、AGC電位と同様にVT変動分変化し、それぞれ出力(PS11〜PSn1)および(PS12〜PSn2)として出力され、それぞれが差動増幅回路(PA1〜PAn) 1710のPMOSトランジスタ1771,1772の各ゲート端子に入力されるため、安定した出力を得られる。

次に、半導体集積回路のさらに他の実施例を説明する。本実施例における半導体集積回路を図26および図27に示す。なお、両図は、図28に示すように組み合わされる。図26および図27に示すように本実施例における半導体集積回路2600は、複数の差動増幅回路(NA1〜NAn) 2010（nは差動増幅回路NAの接続段数を示す自然数）を有し、最終段の差動増幅回路NAnの出力(NOn2)が自動利得制御(AGC)回路2620に接続され、さらに各段の差動増幅回路(NA1〜NAn) 2010の入力側に、それぞれゲイン安定用回路(NG21〜NG2n) 2630が接続され、各ゲイン安定用回路(NG21〜NG2n) 2630の各出力((NS11,NS12)〜(NSn1,NSn2))がそれぞれ次段の差動増幅回路(NA1〜NAn) 2010に接続されている。初段のゲイン安定用回路(NG21) 2630には、入力NIN(1)および入力NIN(2)が接続されている。

なお、各段に配置された差動増幅回路(NA1〜NAn) 2010は、図20および図21に示した同じ参照符号で示した構成と同じ構成でよいのでその詳細説明を省略する。ゲイン安定用回路(NG21〜NG2n) 2630と、差動増幅回路(NA1〜NAn) 2010とには、バイアス信号(NB)を入力する接続線2640が接続されており、さらに自動利得制御(AGC)回路2620の出力2650は、各差動増幅回路(NA1〜NAn) 2010に接続されている。

各ゲイン安定用回路(NG21(NG22〜NG2n))を代表して、ゲイン安定用回路(NG21) 2630について説明すると、ゲイン安定用回路(NG21)は、ソース端子が抵抗2631を介してグランドGNDに接続され、ドレイン端子が電源VDDに接続されたNMOSトランジスタ2632と、ソース端子が抵抗2633を介してグランドGNDに接続され、ドレイン端子が電源VDDに接続されたNMOSトランジスタ2634とを含む。各NMOSトランジスタ2632,2634のゲート端子は、それぞれ入力NIN(1)および入力NIN(2)が接続されている。これらNMOSトランジスタ2632,2634のドレイン端子の接続点2635,2636は、ゲイン安定回路(NG21)の出力((NS11),(NS12))を構成し、同段の差動増幅回路(NA1) 2010にそれぞれ接続されている。

なお、次段以降のゲイン安定用回路(NG22〜NG2n) 2630もゲイン安定回路(NG21)と同様の構成を有しているが、ゲイン安定用回路(NG22〜NG2n)内に配置されたNMOSトランジスタ2632,2034の各ゲート端子には、それぞれ前段に配置された差動増幅回路2010の出力(NO11〜NO(n-1)1)および(NO12〜NO(n-1)2)がそれぞれ接続される点で異なる。ゲイン安定用回路NG21の出力(NS11) 2635および(NS12) 2636に接続された差動増幅回路(NA1) 2010は、これら出力2635,2636をそれぞれPMOSトランジスタ2771,2772のゲート端子に接続している。

図27に示す最終段に配置された差動増幅回路(NAn) 2010の出力2777から出力される出力信号NOn2が自動利得制御(AGC)回路2620に入力される。自動利得制御(AGC)回路2620は、ソース端子が抵抗2710を介してグランドGNDに接続され、ドレイン端子が電源VDDに接続されたNMOSトランジスタ2712を含み、NMOSトランジスタ2712のソース端子と抵抗2710との接続点2650は、コンデンサ2714を介してグランドGNDに接続されているとともに、自動利得制御(AGC)回路2620の出力2650を構成している。この出力2650は、各差動増幅回路(NA1〜NAn) 2010に接続されて、ゲインコントロール信号(AGC)がそれぞれ供給される。

以上の構成で、本実施例における半導体集積回路2600の動作を説明すると、まず、入力NIN(1)に正弦波が入力され、入力NIN(2)に入力NIN(1)の逆相の正弦波が入力されて、各差動増幅回路(NA1〜NAn) 2010にて増幅された信号が、最終段の差動増幅回路(NAn) 2010の出力信号(NOn2)として自動利得制御(AGC)回路2620に送られる。このとき、入力信号NIN(1)およびNIN(2)は、ゲイン安定用回路(NG21)のNMOSトランジスタ2632,2634のゲート端子に入力され、また、差動増幅回路2010の出力信号(NO11〜NO(n-1)1)および(NO12〜NO(n-1)2)は、それぞれゲイン安定用回路(NG22〜NG2n)のNMOSトランジスタ2632,2634のゲート端子に入力される。

ゲイン安定用回路(NG21〜NG1n) 2630では、それぞれ、これら入力信号が後述のAGC電位と同様にVT変動分変化して、NMOSのVT分電位が下げられて、それぞれゲイン安定用回路(NG21〜NG1n) 2630から出力(NS11〜NSn1)および出力(NS12〜NSn2)が出力される。

ゲイン安定用回路(NG21〜NG1n)から出力された信号(NS11〜NSn1)および信号(NS12〜NSn2)は、それぞれ差動増幅回路(NA1〜NAn)のNMOSトランジスタ2771,2772のゲート端子に入力される。最終段の差動増幅回路(NAn) 2010の出力信号(NOn2) 2777は、AGC回路2620のNMOSトランジスタ2712にてNMOSのVT分電位が下げられ、増幅された正弦波のHigh側のピークがコンデンサ2714にて検出され、ゲインコントロール信号AGCが出力2650に出力される。ゲインコントロール信号(AGC)は、各差動増幅回路(NA1〜NAn) 2010のNMOSトランジスタ2773,2774の各ゲート端子にそれぞれ入力される。

差動増幅回路(NA1〜NAn) 2010は、ゲインコントロール信号(AGC) 2650の電位（AGC電位）が、NMOSトランジスタ2771とNMOSトランジスタ2772との各ゲート端子に入力される信号の電位よりも充分に低い場合、NMOSトランジスタ2770で定められた電流値の1/2の電流がそれぞれNMOSトランジスタ2771,2772に流れ、NMOSトランジスタ2771,2772の電流値と各抵抗(NR11〜NRn1) 2776および各抵抗(NR12〜NRn2) 2778の抵抗値とにより、各出力信号(NO11〜NOn1)および各(NO12〜NOn2)のゲインと出力電位がそれぞれ決定する。

ゲインコントロール信号(AGC) 2650が低くなると、NMOSトランジスタ2773,2774に電流が流れるため、NMOSトランジスタ2771,2772に流れる電流が小さくなり、出力信号(NO11〜NOn1)および(NO12〜NOn2)のゲインが小さくなる。このとき出力電位は変化しない。このように、入力信号NIN(1),NIN(2)の入力振幅の大きさに関わらず、ゲインコントロール信号(AGC)信号2060によってゲインコントロールが行なわれ、安定した出力信号が得られる。

以上説明したように、上記実施例によれば、半導体集積回路2600にゲイン安定用回路(NG21〜NG2n) 2630をそれぞれ設けたので、NMOSのVTが変動し、AGC電位がそれに伴って変化する場合においても、入力NIN(1)および入力NIN(2)および差動増幅回路2010の各出力信号(NO11〜NO(n-1)1) 2775および(NO12〜NO(n-1)2) 2777が各ゲイン安定用回路(NG21〜NG2n) 2030において、AGC電位と同様にVT変動分変化し、それぞれ出力(NS11〜NSn1)および(NS12〜NSn2)として出力され、それぞれが差動増幅回路(NA1〜NAn) 2010のNMOSトランジスタ2771,2772の各ゲート端子に入力されるため、安定した出力が得られる。

図17および図18に示した実施例では、差動増幅回路((PA1)〜(PAn)) 1710と、ゲイン安定用回路((PG11)〜(PG1n)) 1730と、AGC回路1720とを有する構成としたが、AGC回路1720に代えて、図24に示したAGC回路2310を半導体集積回路1700に備える構成としてもよい。また、図17および図18に示した実施例におけるゲイン安定用回路1730に代えて、図23および図24に示したゲイン安定用回路((PG21)〜(PG2n)) 2330を半導体集積回路1700に備える構成としてもよい。

また、図20および図21に示した実施例では、差動増幅回路((NA1)〜(NAn))と、ゲイン安定用回路((NG11)〜(NG1n))と、AGC回路2060とを有する構成としたが、AGC回路2060に代えて、図27に示したAGC回路2650を半導体集積回路2000に備える構成としてもよい。また、図20および図21に示した実施例におけるゲイン安定用回路2030に代えて、図26および図27に示したゲイン安定用回路((NG21)〜(NG2n)) 2630を半導体集積回路2000に備える構成としてもよい。

本発明が適用された半導体集積回路の実施例を示す回路図である。図１に示した差動増幅回路群(PA)の構成例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。図３に示した差動増幅回路群(NA)の構成例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。半導体集積回路の他の実施例を示す回路図である。差動増幅回路の従来構成を示す回路図である。図15と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図14と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図15および図16の組合せ状態を示す図である。図18と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図17と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図17および図18の組合せ状態を示す図である。図21と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図20と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図20および図21の組合せ状態を示す図である。図24と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図23と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図23および図24の組合せ状態を示す図である。図27と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図26と組み合わせて、半導体集積回路の他の実施例を示す回路図である。図26および図27の組合せ状態を示す図である。

符号の説明

10 半導体集積回路
12 差動増幅回路群(PA)
14 差動増幅回路(PAn)
16 検出(DET)回路
18 バイアス回路
20 コンパレータ回路
22 ソースフォロア回路

Claims

入力信号を増幅する複数の差動増幅回路であって、それぞれ直列に接続された複数の差動増幅回路と、
該複数の差動増幅回路のうち最終段の差動増幅回路から出力される出力信号を検出し、検出信号を出力する検出回路と、
バイアス信号を生成するバイアス回路と、
前記バイアス信号が入力され、前記検出回路における閾値変動を補償する信号を出力するソースフォロア回路と、
前記検出回路から出力された前記検出信号と前記ソースフォロア回路の出力信号とを比較する比較回路とを含むことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、前記検出回路は、
電源ノードと接地ノードとの間に、第１の定電流源回路と第１のトランジスタとが第１の共通接続ノードを介して直列に接続され、
前記第１の共通接続ノードと前記接地ノードとの間に容量素子が接続され、
前記第１の共通接続ノードは、該検出回路の出力を形成して前記検出信号を出力し、
前記最終段の差動増幅回路の前記出力信号は、前記第１のトランジスタに与えられ、
前記ソースフォロア回路は、前記電源ノードと前記接地ノードとの間に、第２の定電流源回路と、前記第１のトランジスタの伝導型と同じ伝導型の第２のトランジスタとが第２の共通接続ノードを介して直列に接続されるとともに、該第２の共通接続ノードは、該ソースフォロア回路の出力を形成して出力信号を前記比較回路に出力することを特徴とする半導体集積回路。
請求項２に記載の半導体集積回路において、前記第１の定電流源回路は、前記電源ノードと前記第１の共通接続ノードとの間に接続され、
前記第１のトランジスタは、前記最終段の差動増幅回路の前記出力信号が与えられる第１の制御電極と、前記第１の共通接続ノードに接続された第１の電極と、前記接地ノードに接続された第２の電極とを有するＰチャネル型ＭＯＳトランジスタであり、
前記第２の定電流源回路は、前記電源ノードと前記第２の共通接続ノードとの間に接続され、
前記第２のトランジスタは、前記バイアス信号が与えられる第２の制御電極と、前記第２の共通接続ノードに接続された第３の電極と、前記接地ノードに接続された第４の電極とを有するＰチャネル型ＭＯＳトランジスタであることを特徴とする半導体集積回路。
請求項２に記載の半導体集積回路において、前記第１の定電流源回路は、前記接地ノードと前記第１の共通接続ノードとの間に接続され、
前記第１のトランジスタは、前記最終段の差動増幅回路の前記出力信号が与えられる第３の制御電極と、前記第１の共通接続ノードに接続された第５の電極と、前記電源ノードに接続された第６の電極とを有するＮチャネル型ＭＯＳトランジスタであり、
前記第２の定電流回路は、前記接地ノードと前記第２の共通接続ノードとの間に接続され、
前記第２のトランジスタは、前記バイアス信号が与えられる第４の制御電極と、前記第２の共通接続ノードに接続された第７の電極と、前記電源ノードに接続された第８の電極とを有するＮチャネル型ＭＯＳトランジスタであることを特徴とする半導体集積回路。
複数の差動増幅回路が配置された半導体集積回路において、該回路は、
入力信号を増幅する複数の差動増幅回路と、
前記複数の差動増幅回路のうち最終段の差動増幅回路の出力に接続され、該出力から出力される信号を検出する検出回路と、
前記最終段の差増増幅回路の出力に接続され、閾値変動を補償する基準信号を出力する基準電位回路と、
前記検出回路と前記基準電位回路の出力信号を比較する比較回路とを含むことを特徴とする半導体集積回路。
請求項５に記載の半導体集積回路において、前記複数の差動増幅回路と、前記検出回路と、前記基準電位回路とは、それぞれＰチャネル型ＭＯＳトランジスタにて形成されていることを特徴とする半導体集積回路。
請求項５に記載の半導体集積回路において、前記複数の差動増幅回路と、前記検出回路と、前記基準電位回路とは、それぞれＮチャネル型ＭＯＳトランジスタにて形成されていることを特徴とする半導体集積回路。
請求項５に記載の半導体集積回路において、前記検出回路は、前記最終段の差動増幅回路の第１の出力に接続され、該第１の出力から出力される信号を検出し、
前記基準電位回路は、前記最終段の差増増幅回路の第２の出力に接続され、該第２の出力から出力される信号に基づいて前記基準信号を出力することを特徴とする半導体集積回路。
請求項５に記載の半導体集積回路において、
前記検出回路は、前記最終段の差動増幅回路の第２の出力に接続され、該第２の出力から出力される信号を検出し、
前記基準電位回路は、前記最終段の差増増幅回路の第２の出力に接続され、該第２の出力から出力される信号に基づいて前記基準信号を出力することを特徴とする半導体集積回路。
請求項５に記載の半導体集積回路において、前記最終段の差動増幅回路の前記出力はさらに第３の出力および第４の出力に分圧され、
前記検出回路は、前記第３の出力に接続され、該第３の出力から出力される信号を検出し、
前記基準電位回路は、前記第４の出力に接続され、該第４の出力から出力される信号に基づいて前記基準信号を出力することを特徴とする半導体集積回路。
請求項５に記載の半導体集積回路において、前記最終段の差動増幅回路の前記出力はさらに第３の出力および第４の出力に分圧され、
前記検出回路は、前記第３の出力に接続され、該第３の出力から出力される信号を検出し、
前記基準電位回路は、前記最終段の差動増幅回路の第１の出力に接続され、該第１の出力から出力される信号に基づいて前記基準信号を出力することを特徴とする半導体集積回路。
複数の差動増幅回路と、
該複数の差動増幅回路のそれぞれ入力側に接続され、入力信号に応じた出力信号を前記差動増幅回路に出力する複数のゲイン安定回路と、
前記複数の差動増幅回路のうち最終段の差動増幅回路に接続され、前記複数の差動増幅回路のゲインを制御するゲイン制御信号を前記複数の差動増幅回路に出力するゲイン制御手段とを含み、
前記複数のゲイン安定回路は、それぞれ前記ゲイン制御信号の閾値変動と同様に閾値変動した出力を前記複数の差動増幅回路に出力し、
前記複数の差動増幅回路は、前記ゲイン制御信号に応じて前記ゲイン安定回路の出力を増幅することを特徴とする半導体集積回路。
請求項１２に記載の半導体集積回路において、前記複数の差動増幅回路と、前記複数のゲイン安定回路と、前記ゲイン制御回路とは、それぞれＰチャネル型ＭＯＳトランジスタにて形成されていることを特徴とする半導体集積回路。
請求項１２に記載の半導体集積回路において、前記複数の差動増幅回路と、前記複数のゲイン安定回路と、前記ゲイン制御回路とは、それぞれＮチャネル型ＭＯＳトランジスタにて形成されていることを特徴とする半導体集積回路。
第１の信号および第２の信号からなる第１の差動入力信号を増幅して出力する差動増幅回路を含む増幅部と、
前記差動増幅回路のゲインを制御するゲイン制御信号を前記差動増幅回路に出力するゲイン制御回路とを有し、
前記増幅部は、第３の信号および第４の信号からなる第２の差動入力信号に応じて前記差動増幅回路のゲインを所定の値に安定させる前記第１の差動入力信号を出力するゲイン安定回路を有することを特徴とする半導体集積回路。
請求項１５に記載の半導体集積回路において、前記ゲイン安定回路は、電源ノードと接地ノードとの間に第１の共通接続ノードを介して直列接続された第１の定電流回路および第１のトランジスタと、前記電源ノードと前記接地ノードとの間に第２の共通接続ノードを介して直列接続された第２の定電流回路および第２のトランジスタとを有し、
前記ゲイン制御回路は、前記電源ノードと前記接地ノードとの間に第３の共通接続ノードを介して直列接続された第３の定電流回路および第３のトランジスタと、前記第３の共通接続ノードと前記接地ノードとの間に接続された容量素子とを有することを特徴とする半導体集積回路。
請求項１５に記載の半導体集積回路において、前記第１のトランジスタは、前記第３の信号が与えられる第１の制御電極と、前記第１の共通接続ノードに接続された第１の電極と、前記接地ノードに接続された第２の電極とを有するＰチャネル型ＭＯＳトランジスタであり、
前記第２のトランジスタは、前記第４の信号が与えられる第２の制御電極と、前記第２の共通接続ノードに接続された第１の電極と、前記接地ノードに接続された第２の電極とを有するＰチャネル型ＭＯＳトランジスタであり、
前記第３のトランジスタは、前記差動増幅回路に接続された第３の制御電極と、前記ゲイン制御回路の前記第３の共通接続ノードに接続された第３の電極と、前記接地ノードに接続された第４の電極とを有するＰチャネル型ＭＯＳトランジスタであることを特徴とする半導体集積回路。
請求項１５に記載の半導体集積回路において、前記第１のトランジスタは、前記第３の信号が与えられる第３の制御電極と、前記第１の共通接続ノードに接続された第５の電極と、前記電源ノードに接続された第６の電極とを有するＮチャネル型ＭＯＳトランジスタであり、
前記第２のトランジスタは、前記第４の信号が与えられる第４の制御電極と、前記第２の共通接続ノードに接続された第７の電極と、前記電源ノードに接続された第８の電極とを有するＮチャネル型ＭＯＳトランジスタであり、
前記第３のトランジスタは、前記差動増幅回路に接続された第５の制御電極と、前記ゲイン制御回路の前記第３の共通接続ノードに接続された第９の電極と、前記電源ノードに接続された第１０の電極とを有するＮチャネル型ＭＯＳトランジスタであることを特徴とする半導体集積回路。
請求項１５ないし１８のいずれかに記載の半導体集積回路において、該回路は、前記増幅部が直列に複数接続されていること特徴とする半導体集積回路。