KR19990072771A - 이득가변증폭회로 - Google Patents

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KR19990072771A
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가네꼬 히사시
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Abstract

이득 가변시에 출력 단자의 직류 전압을 변화시키지 않고도, 최소 이득을 용이하게 설정할 수 있는 가변 이득 증폭 회로. 가변 이득 증폭 회로는, 각 베이스가 입력 단자에 각각 접속되고 각 에미터가 정전류원에 각각 접속된 제 1 및 제 2 트랜지스터로 이루어진 입력 차동 회로와, 베이스, 콜렉터, 및 에미터가 소정의 관계로 상호 접속된 제 3 내지 제 8 트랜지스터 (9, 14, 10, 11, 12, 13) 로 이루어진 이득 제어 차동 회로를 구비하고 있다. 또한, 제 3, 제5, 및 제 7 트랜지스터 (9, 10, 12) 의 콜렉터와 제 1 전원 단자 (17) 사이에 접속된 제 1 부하 저항과, 제 6, 제 8, 및 제 4 트랜지스터 (11, 13, 14) 의 콜렉터와 전원 단자 (17) 사이에 접속된 제 2 부하 저항을 구비하고 있다.

Description

이득 가변 증폭 회로 {variable gain amplifier circuit}
본 발명은 이득 가변 증폭 회로에 관한 것으로서, 특히, 이득 가변시에 출력 단자의 직류 전위를 변화시키지 않고도 최소 이득의 설정을 구현시킬 수 있는 이득 가변 증폭 회로에 관한 것이다.
이득 가변 증폭 회로에 있어서, 이득을 최소값에서 최대값으로 변화시키는 경우에, 출력 단자의 직류 전위가 변화하지 않는 것이 바람직하다. 종래의 이득 가변 증폭 회로에 있어서는, 증폭 회로가 이득 제어 신호에 반응하여 이득이 변화하게 하는 경우에, 이러한 이득에 비례하여 출력 단자의 직류 전위가 변화하게 되는 문제점이 있다. 이러한 문제점을 대처하는 이득 가변 증폭 회로가 일본 특개평 3-153113 호 공보에 개시되어 있다.
도 1 은 일본 특개평 3-153113 호 공보에 개시된 종래의 예에 따른 이득 가변 증폭 회로의 회로도이다. 도 1 에 도시된 이득 가변 증폭 회로는 입력 차동 회로, 이득 제어 차동 회로, 및 제 1 과 제 2 부하 저항을 포함하고 있다. 이러한 이득 가변 증폭 회로는 제 1 전원 단자 (52) 와 제 1 및 제 2 정전류원 (37, 38) 사이에 접속되어 있기 때문에, 제 1 및 제 2 이득 제어 단자 (31, 32) 로부터의 이득 제어 신호에 따라서, 제 1 및 제 2 입력 단자 (33, 34) 에 입력하는 입력 신호를 차동 증폭시켜 출력한다.
입력 차동 회로는 베이스가 제 1 입력 단자 (33) 에 접속된 제 1 트랜지스터 (35) 와 베이스가 제 2 입력 단자 (34) 에 접속된 제 2 트랜지스터 (36) 를 구비하고 있다. 제 1 트랜지스터 (35) 및 제 2 트랜지스터 (36) 의 각 에미터는 제 1 에미터 궤환 저항 (41) 을 통해서 서로 접속되고, 제 1 및 제 2 정전류원 (37, 38) 에 접속된다. 참조 번호 (39, 40) 는 각 단자를 표시한다.
이득 제어 차동 회로는 각 베이스가 제 1 이득 제어 단자 (31) 에 각각 접속되고 각 콜렉터가 제 1 및 제 2 출력 단자 (53, 54) 에 접속된 제 3, 제 9, 제 10, 및 제 4 트랜지스터 (42, 43, 48, 49) 와 각 베이스가 제 2 이득 제어 단자 (32) 에 공통으로 접속된 제 5, 제 6, 제 7, 및 제 8 트랜지스터 (44, 45, 46, 47) 를 구비하고 있다. 제 3, 제 9, 제 5, 및 제 6 트랜지스터 (42, 43, 44, 45) 의 에미터가 제 1 트랜지스터 (35) 의 콜렉터에 공통으로 접속되고 , 제 7, 제 8, 제 10, 및 제 4 트랜지스터 (46, 47, 48, 49) 의 에미터는 제 2 트랜지스터 (36) 이 콜렉터에 공통으로 접속된다. 제 5 및 제 7 트랜지스터 (44, 46) 의 각 콜렉터는 제 1 출력 단자 (53) 에 공통으로 접속된다. 제 6 및 제 8 트랜지스터 (45, 47) 의 각 콜렉터는 제 2 출력 단자 (54) 에 공통으로 접속된다. 제 1 부하 저항 (50) 은 제 3, 제 9, 제 5, 및 제 7 트랜지스터 (42, 43, 44, 46) 의 각 콜렉터와 제 1 전원 단자 (52) 사이에 접속되고, 제 2 부하 저항 (51) 은 제 6, 제 8, 제 10, 및 제 4 트랜지스터 (45, 47, 48, 49) 의 각 콜렉터와 제 1 전원 단자 (52) 사이에 접속된다.
또한, 제 3, 제 9, 제 5, 제 6, 제 7, 제 8, 제 10, 및 제 4 트랜지스터 (42, 43, 44, 45, 46, 47, 48, 49) 의 각 에미터 영역의 면적은 서로 동일하게 설정된다.
도 1 에 도시된 종래 이득 가변 증폭 회로는 하기와 같이 동작한다. 즉, 제 1 및 제 2 입력 단자 (33, 34) 로부터 입력된 신호는 제 1 및 제 2 트랜지스터 (35, 36) 에 의해 전류로 변환되고, 제 3, 제9, 제 5, 및 제 6 트랜지스터 (42, 43, 44, 45) 와 제 7, 제 8, 제 10, 및 제 4 트랜지스터 (46, 47, 48, 49) 의 각 에미터에 공통으로 입력된다. 각 에미터에 입력된 전류는, 이득 제어 단자 (31, 32) 로부터의 이득 제어 접압 (Vd) 에 따라서, 제 3, 제9, 제 5, 및 제 6 트랜지스터 (42, 43, 44, 45) 와 제 7, 제 8, 제 10, 및 제 4 트랜지스터 (46, 47, 48, 49) 의 각 콜렉터에 배분된다. 제 3, 제9, 제 5, 제 6, 제 7, 제 8, 제 10, 및 제 4 트랜지스터 (42, 43, 44, 45, 46, 47, 48, 49) 의 콜렉터의 직류 성분을 각각 (ICQ3, ICQ9, ICQ5, ICQ6, ICQ7, ICQ8, ICQ10, ICQ4) 로 하고, 제 1 및 제 2 트랜지스터 (35, 36) 의 콜렉터 전류의 직류 성분을 각각 Io 라 하면, 다음 식이 얻어진다.
그 결과, 제 1 및 제 2 부하 저항 (50, 51) 을 통해 흐르는 직류 성분은 ICQ3+ ICQ9+ ICQ5+ ICQ7= ICQ4+ ICQ10+ ICQ8+ ICQ6= Io 가 되어, 이득 제어 접압 (Vd) 에 의존하지 않고, 일정하다. 즉, 이득이 변하는 경우에, 출력 단자의 직류 성분의 변화가 없다.
또한, 제 3, 제 9, 제 5, 제 6, 제 7, 제 8, 제 10, 및 제 4 트랜지스터 (42, 43, 44, 45, 46, 47, 48, 49) 의 콜렉터 전류의 교류 성분을 각각 (iCQ3, iCQ9, iCQ5, iCQ6, iCQ7, iCQ8, iCQ10, iCQ4) 로 하고, 제 1 트랜지스터 (35) 의 콜렉터 전류의 교류 성분을 각각 io 라 하면, 다음 식이 얻어진다.
그 결과, 제 1 과 제 2 부하 저항 (50, 51) 에 흐르는 교류 전류가
이 된다.
즉, 제 5 와 제 7 트랜지스터 (44, 46) 및 제 8 과 제 6 트랜지스터 (47, 45) 의 콜렉터 전류의 교류 성분은 서로 완전히 상쇄되기 때문에, 이득에 기여하지는 않는다.
다음으로, 부하 저항을 Rc, 이득 제어 전압 (이득 제어 신호) 를 Vd, 입력 차동 회로의 전달 컨덕턴스를 Gm, 단자 전압을 VT 라 하면, 이득 가변 증폭 회로의 이득 (G) 는
이 된다.
여기에서, 이득 제어 전압이 음의 방향으로 증가하면, 최소 이득 (Gmin) 은, Gmin = -∞이다.
그러나, 도 1 에 도시된 종래의 이득 가변 증폭 회로에 있어서, 이득 가변시에 이득 제어 단자에 인가된 이득 제어 전압이 음의 방향으로 정규 범위를 초과하여 음의 무한대로 떨어지는 문제점이 있다.
이러한 이유는, 출력 단자의 직류 전위가 변하지 않도록 하기 위해, 최소 이득 설정시에 서로 동일한 직류 콜렉터 전류로 동작하는 제 5, 제 6, 제 7, 및 제 8 트랜지스터 (44, 45, 46, 47) 의 교류 성분의 크기가 서로 동일하고 서로간에 180°의 위상 차이가 있는 제 5 와 제 7 트랜지스터 (44, 46) 또는 제 6 과 제 8 트랜지스터 (45, 47) 의 콜렉터 전류의 합이 얻어지며, 그 합의 교류 성분이 완전히 상쇄되어 이득이 음의 무한대로 떨어지기 때문이다.
또한, 이러한 문제점을 해결하기 위해서는, 이득 제어 회로가 복잡해져서 펠렛 사이즈 (pellet size) 의 증가를 초래하는 문제점이 있다.
이러한 이유는, 소망하는 최소 이득을 얻기 위해, 이득 제어 전압이 음의 방향으로 정규 범위를 초과하지 않도록 제어를 부가한 회로가 새로이 필요하기 때문이다.
상기한 도 1 에 도시된 이득 가변 증폭 회로와 유사한 일부 선행 기술 문헌이 있다.
A. 일본 특개평 5-259768 호는 출력 전위의 동작점이 유동하지 않는 이득 가변 증폭기를 개시하고 있다.
B. 일본 특개소 62-183207 호는 출력 직류 레벨에 필연적으로 발생하는 요동이 완전히 제거된 이득 가변 증폭기를 개시하고 있다.
C. 일본 특개소 58-200612 호는 직류 요동 성분이 나타나지 않는 이득 가변 증폭기를 개시하고 있다.
D. 일본 특개평 10-41750 호는 "이득 제어 주파수 변환 회로" 를 개시하고 있다.
상기 문헌 (A, B, C, 및 D) 에서, 한 쌍의 이득 제어 차동 트랜지스터가 제공된다. 예를 들면, A 의 도 3 의 Q7 과 Q8, B 의 도 1 의 소자 (4, 5), C 의 도 2 의 Q14 와 Q15 가 제공된다. 각각의 경우에서, 이러한 이득 제어 차동 트랜지스터는 서로 서로 완전히 동일하다. 즉, A, B, 및 C 의 이러한 구성에 있어서, 이득 증폭 회로가 출력 단자의 직류 성분을 가변시키지 않는다는 것을 제외하고는 어떠한 효과도 얻어지지 않는다.
따라서, 본 발명의 목적은 상기 문제점을 해결하여, 이득 가변시에 출력 단자의 직류 전위가 변하지 않고도 최소 이득을 용이하게 설정할 수 있는 이득 가변 증폭 회로를 제공하는 것이다.
상기 문제점을 극복하기 위한 본 발명의 제 1 태양은 입력 차동 회로, 이득 제어 차동 회로, 제 1 부하 저항, 및 제 2 부하 저항을 포함하며, 제 1 전원 단자와 제 1 정전류원 사이에 접속되어, 제 1 및 제 2 이득 제어 단자로부터의 이득 제어 신호에 따라서, 제 1 및 제 2 입력 신호를 차동 증폭시켜 출력하는 이득 가변 증폭 회로에 관한 것으로서, 상기 입력 차동 회로는 베이스가 제 1 입력 단자에 접속된 제 1 트랜지스터, 베이스가 제 2 입력 단자에 접속된 제 2 트랜지스터를 포함하며, 제 1 및 제 2 트랜지스터의 각 에미터가 제 1 정전류원에 공통으로 접속되고, 상기 이득 제어 차동 회로는 각 베이스가 제 1 이득 제어 단자에 각각 접속되고 각 콜렉터가 제 1 및 제 2 출력 단자에 각각 접속된 제 3 및 제 4 트랜지스터와, 각 베이스가 제 2 이득 제어 단자에 공통으로 접속된 제 5, 제 6, 제 7, 및 제 8 트랜지스터를 포함하며, 상기 제 3, 제 5, 및 제 6 트랜지스터의 각 에미터가 상기 제 1 트랜지스터의 콜렉터에 공통으로 접속되고, 상기 제 7, 제 8, 및 제 4 트랜지스터의 각 에미터가 제 2 트랜지스터의 콜렉터에 공통으로 접속되고, 제 5 및 제 7 트랜지스터의 각 콜렉터는 제 1 출력 단자에 공통으로 접속되고, 제 6 및 제 8 트랜지스터의 각 콜렉터는 제 2 출력 단자에 공통으로 접속되고, 제 1 부하 저항은 제 3, 제 5, 및 제 7 트랜지스터의 콜렉터와 제 1 전원 단자 사이에 접속되고, 제 2 부하 저항은 제 6, 제 8, 및 제 4 트랜지스터의 콜렉터와 제 1 전원 단자 사이에 접속되는 것을 특징으로 한다. 제 3 과 제 4 트랜지스터, 제 5 와 제 8 트랜지스터, 및 제 6 과 제 7 트랜지스터 사이의 에미터 영역의 각 면적은 서로 동일하게 설정된다. 제 5 또는 제 8 트랜지스터의 에미터 영역의 면적은 제 6 또는 제 7 트랜지스터의 에미터 영역의 면적 보다 크다.
본 발명의 제 2 태양과 관련하여, 제 1 트랜지스터와 제 1 정전류원 사이의 제 1 에미터 궤환 저항과 제 2 트랜지스터와 상기 제 1 정전류원 사이의 제 2 에미터 궤환 저항이 접속된 이득 가변 증폭 회로가 제공된다.
상기한 본 발명의목적 및 신규한 특성과 추가적인 내용들은 첨부 도면과 관련하여 파악되는 하기의 상세한 설명으로부터 충분히 이해될 것이다. 그러나, 도면은 단지 예시용이며, 본 발명의 범위를 한정하기 위한 것이 아님을 분명히 이해하여야 한다.
도 1 은 종래의 이득 가변 증폭 회로를 도시한 회로도.
도 2 는 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로를 도시한 회로도.
도 3 은 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로에 있어서, 이득 제어 전압이 변화하는 경우의 이득의 변화를 도시한 도면.
도 4 은 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로에 있어서, 이득 제어 전압이 변화하는 경우의 이득의 변화를 도시한 도면.
도 5 는 본 발명의 제 2 실시예에 따른 이득 가변 증폭 회로를 도시한 회로도.
도 6 은 본 발명의 제 2 실시예에 따른 이득 가변 증폭 회로에 있어서, 이득 제어 전압이 변화하는 경우의 이득의 변화를 도시한 도면.
※ 도면의 주요 부분에 대한 부호의 설명
1 : 제 1 이득 제어 단자
3 : 제 1 입력 단자
5 : 제 1 트랜지스터
7 : 제 1 정전류원
15 : 제 1 부하 저항
17 : 제 1 전원 단자
18 : 제 1 출력 단자
20 : 제 1 에미터 궤환 저항
본 발명의 바람직한 실시예를 첨부 도면에 따라서 상세히 설명한다.
제 1 실시예
도 2 는 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로를 도시한 것이다.
도 2 에 있어서, 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로는, 입력 차동 회로, 이득 제어 차동 회로, 제 1 부하 저항, 및 제 2 부하 저항을 포함하며, 제 1 전원 단자 (17) 와 제 1 정전류원 (7) 사이에 접속되고, 제 1 및 제 2 이득 제어 단자 (1, 2) 로부터의 이득 제어 신호에 따라서, 제 1 및 제 2 입력 단자 (3, 4) 로부터의 입력 신호를 차동 증폭시켜 출력한다.
입력 차동 회로는, 베이스가 제 1 입력 단자 (3) 에 접속된 제 1 트랜지스터 (5) 와 베이스가 제 2 입력 단자 (4) 에 접속된 제 2 트랜지스터 (6) 를 포함한다. 제 1 및 제 2 트랜지스터 (5, 6) 의 각 에미터는 제 1 정전류원 (7) 에 공통으로 접속되어 있다.
이득 제어 차동 회로는, 각 베이스가 제 1 이득 제어 단자 (1) 에 각각 접속되고, 각 콜렉터가 제 1 및 제 2 출력 단자 (18, 19) 에 각각 접속된 제 3 및 제 4 트랜지스터 (9, 14), 각 베이스가 제 2 이득 제어 단자 (2) 에 공통으로 접속된 제 5, 제 6, 제 7, 및 제 8 트랜지스터 (10, 11, 12, 13) 를 포함한다. 제 3, 제 5, 및 제 6 트랜지스터 (9, 10, 11) 는 제 1 트랜지스터 (5) 의 콜렉터에 공통으로 접속되고, 제 7, 제 8, 및 제 4 트랜지스터 (12, 13, 14) 는 제 2 트랜지스터 (6) 의 콜렉터에 공통으로 접속된다. 또한, 제 5 및 제 7 트랜지스터 (10, 12) 의 각 콜렉터는, 제 1 출력 단자 (18) 에 공통으로 접속되고, 제 6 및 제 8 트랜지스터 (11, 13) 의 각 콜렉터는 제 2 출력 단자 (19) 에 공통으로 접속된다.
또한, 제 1 부하 저항 (15) 는 제 3, 제 5, 및 제 7 트랜지스터 (9, 10, 12) 의 콜렉터와 제 1 전원 단자 (17) 사이에 공통으로 접속된다. 또한, 제 2 부하 저항 (16) 은 제 6, 제 8, 및 제 4 트랜지스터 (11, 13, 14) 의 콜렉터와 제 1 전원 단자 (17) 사이에 공통으로 접속된다.
또한, 제 3 트랜지스터 (9) 의 에미터 영역의 면적과 제 4 트랜지스터 (14) 의 에미터 영역의 면적은 서로 동일하다. 제 5 트랜지스터 (10) 의 에미터 영역의 면적과 제 8 트랜지스터 (13) 의 에미터 영역의 면적은 서로 동일하다. 제 6 트랜지스터 (11) 의 에미터 영역의 면적과 제 7 트랜지스터 (12) 의 에미터 영역의 면적은 서로 동일하다. 제 5 또는 제 8 트랜지스터 (10, 13) 의 에미터 영역의 면적은 제 6 또는 제 7 트랜지스터 (11, 12) 의 에미터 영역의 면적 보다 크다.
도 2 에 도시된 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로에 있어서, 입력 단자 (3, 4) 로부터 입력된 신호는, 제 1 및 제 2 트랜지스터 (5, 6) 에 의해 각각 전류로 변환된다. 이 전류는 제 1 트랜지스터 (5) 로부터 제 3, 제 5, 및 제 6 트랜지스터 (9, 10, 11) 의 각 에미터에 공통으로 입력되고, 또한 제 2 트랜지스터 (6) 로부터 제 7, 제 8, 및 제 4 트랜지스터 (12, 13, 14) 의 각 에미터에 공통으로 입력된다. 더구나, 전류는 이득 제어 단자 (1, 2) 로부터의 이득 제어 전압 (Vd) 에 따라서, 트랜지스터의 각 콜렉터에 분배되고, 부하 저항 (15, 16) 에 의해 전압으로 변환되어 출력 단자 (18, 19) 로 출력된다.
제 3 트랜지스터 (9) 또는 제 4 트랜지스터 (14), 제 5 트랜지스터 (10) 또는 제 8 트랜지스터 (13), 및 제 6 트랜지스터 (11) 또는 제 7 트랜지스터 (12) 의 에미터 영역의 면적비를 l:m:n 이라 하고, 또한, 콜렉터 전류의 직류 성분을 ICQ3, ICQ5, ICQ6, ICQ7, ICQ8, 및 ICQ4라 하고, 제 1 및 제 2 트랜지스터 (5, 6) 의 콜렉터 전류의 직류 성분을 Io 라 하면,
이 얻어진다.
여기에서, l=m+n (이것은 가정이며, 계산의 편의상 일 예로 설정된다) 및 m>n 이다.
그 결과, 제 1 및 제 2 부하 저항 (15, 16)을 통해 흐르는 직류 전류는 ICQ3+ ICQ5+ ICQ7= ICQ4+ ICQ8+ ICQ6= Io 로 이득 제어 전압 (Vd) 에 의존하지 않으며 일정하다.
즉, 출력 단자의 직류 전위는 이득 가변시에 변하지 않는다.
제 3, 제 5, 제 6, 제 7, 제 8, 및 제 4 트랜지스터 (9, 10, 11, 12, 13, 14) 의 각 콜렉터 전류의 교류 성분을 iCQ3, iCQ5, iCQ6, iCQ7, iCQ8, 및 iCQ4라 하고, 제 1 트랜지스터 (5) 의 콜렉터 전류의 교류 성분을 io 라 하면,
이 얻어진다.
그 결과, 제 1 및 제 2 부하 저항 (15, 16) 을 통해 흐르는 교류 전류는
이 된다.
즉, 제 5 및 제 7 트랜지스터 (10, 12) 와 제 8 및 제 6 트랜지스터 (13, 11) 의 콜렉터 전류의 교류 성분은 각각 완전히 상쇄되지 않기 때문에 최소 이득에 기여하게 된다.
부하 저항을 Rc, 이득 제어 전압 (이득 제어 신호) 를 Vd, 입력 차동 회로의 전달 컨덕턴스를 Gm, 및 열전압을 VT 라 설정한다. 이 때에, 이득 가변 증폭 회로의 이득 (G) 은 상기 식과 같다.
여기에서, 이득 제어 전압 (Vi) 이 음의 방향으로 증가하면, 최소 이득 (Gmin) 은
이 된다.
최소 이득 (Gmin) 은, 제 3 트랜지스터 (9) (또는 제 4 트랜지스터 (14)), 제 5 트랜지스터 (10) (또는 제 8 트랜지스터 (13)), 및 제 6 트랜지스터 (11) (또는 제 7 트랜지스터 (12)) 의 에미터 영역비 (l:m:n) 에 의해서 결정된다. 그 결과, 이득 제어 신호에 따라서 최소 이득을 제한할 필요가 없기 때문에, 이득 제어부분의 간소화가 가능하다.
도 3 은, 도 2 에 도시된 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로에 있어서, 이득 제어 전압 (Vd) 을 변화시키는 경우의 이득의 변화를 도시한 것이다.
도 3 으로부터 명백한 바와 같이, 이득 제어 전압 (Vd) 의 변화가 있는 경우에, 최소 이득 (20log(GmRc)-20log{1/(m-n)}) 으로부터 최대 이득 (20log(GmRc)) 까지 이득이 변화함을 알 수 있다.
도 4 는 본 발명의 제 1 실시예에 따른 이득 가변 증폭 회로에 있어서, 이득 제어 전압 (Vd) 이 변화하는 경우의 이득의 변화를 도시한 것이다.
도 4 에 있어서, 최대 이득 (20 log (GmRc)) 은 15「dB」 로 얻어진다.
본 발명의 제 1 실시예에 있어서, 제 1 및 제 2 트랜지스터 (5, 6) 로 이루어진 입력 차동 회로는 전달 컨덕턴스 (Gm) 를 포함한다. 제 3 트랜지스터 (9) (또는 제 4 트랜지스터 (14)), 제 5 트랜지스터 (10) (또는 제 8 트랜지스터 (13)), 및 제 6 트랜지스터 (11) (또는 제 7 트랜지스터 (12)) 의 에미터 영역비는 11:6:5 로 설정된다.
이 경우에, 본 발명의 제 1 실시예에서의 이득은 도 4 에서 실선으로 도시된 이득 (1) 으로 변화한다.
또한, 본 발명의 제 1 실시예에 있어서, 제 1 및 제 2 트랜지스터 (5, 6) 으로 이루어진 입력 차동 회로는, 전달 컨덕턴스 (Gm) 를 포함하며, 제 3 트랜지스터 (9) (또는 제 4 트랜지스터 (14)), 제 5 트랜지스터 (10) (또는 제 8 트랜지스터 (13)), 및 제 6 트랜지스터 (11) (또는 제 7 트랜지스터 (12)) 의 에미터 영역비는 33:17:16 으로 설정된다.
이 경우에, 본 발명의 제 1 실시예에서의 이득은 도 4 에서 점선으로 도시된 이득 (2) 으로 변화한다.
제 2 실시예
도 5 는 본 발명의 제 2 실시예에 따른 이득 가변 증폭 회로를 도시한 것이다.
도 5 에 도시된 본 발명의 제 2 실시예에 따른 이득 가변 증폭 회로는, 도 2 에 도시된 제 1 실시예의 제 1 트랜지스터 (5) 와 제 1 정전류원 (7) 사이 및 제 2 트랜지스터 (6) 와 제 1 정전류원 (7) 사이에, 제 1 및 제 2 에미터 궤환 저항 (20, 21) 을 접속한 것을 특징으로 한다. 구성의 나머지 부분은 제 1 실시예의 구성과 동일하다.
본 발명의 제 2 실시예에 있어서, 제 1 및 제 2 트랜지스터 (5, 6) 와 제 1 및 제 2 에미터 궤환 저항 (20, 21) 으로부터 입력된 입력 차동 회로의 전달 컨덕턴스를 Gm 이라 하고, 제 1 및 제 2 에미터 궤환 저항의 각 저항값을 RE 라 하면, Gm≒1/(2RE) 이 된다.
이 경우에, 이득 가변 증폭 회로의 G 는,
이 된다.
여기에서, 이득 제어 전압 (Vd) 가 음의 방향으로 증가하면, 최소 이득 (Gmin) 은,
이 된다.
본 발명의 제 2 실시예에 있어서, 제 1 정전류원 (7) 의 전류를 2Io 라 설정하면, 에미터 궤환 저항 (20, 21) 이 있는 경우에, 입력 차동 회로의 입력 활성 범위는 2Io×RE 로 확대된다. 이러한 이유 때문에, 입력 단자 (3, 4) 로부터의 입력 신호의 진폭이 큰 경우에도, 왜곡 특성이 악화되지 않는다.
도 6 은 본 발명의 제 2 실시예에 따른 이득 가변 증폭 회로에 있어서, 이득 제어 전압 (Vd) 이 변화하는 경우에 이득의 변화를 도시한 것이다.
도 6 으로부터 명백한 바와 같이, 이득 제어 전압 (Vd) 의 변화가 있는 경우에, 최소 이득 (20 log (Rc/2RE) - 20 log {1/(m-n)}) 으로부터 최대 이득 (20 log (Rc/2RE)) 까지 이득이 변화함을 알 수 있다.
이상으로, 바람직한 실시예에 기초하여 본 발명을 설명하였다. 본 발명의 이득 가변 증폭 회로는 상기 실시예로 한정되는 것은 아니다. 본 발명의 상기 실시예의 구성으로부터 수정 및 변경된 이득 가변 증폭 회로도 본 발명의 범위에 포함된다.
상기한 바와 같이, 본 발명과 관련하여, 이득 제어 전압에 따라서 이득이 변화하는 경우에도, 출력 단자의 직류 전위가 변화하지 않는 이득 가변 증폭 회로를 제공할 수 있다.
또한, 최소 이득을 이득 제어 차동 회로의 트랜지스터의 에미터 영역의 면적비를 통해 용이하게 설정할 수 있다.
또한, 최소 이득을 소자의 상대비에 의해 용이하게 설정할 수 있어서, 이득 제어 전압 발생 회로가 간단하게 구성된다.
본 발명의 바람직한 실시예를 특정 용어로 설명하였지만, 그러한 설명은 예시적인 용도일 뿐이며, 첨부하는 청구범위의 사상과 범위를 벗어나지 않고도 수정 및 변경이 있을 수 있음을 이해해야 한다.

Claims (2)

  1. 입력 차동 회로, 이득 제어 차동 회로, 제 1 부하 저항, 및 제 2 부하 저항을 포함하고, 제 1 전원 단자와 제 1 정전류원 사이에 접속되어, 제 1 및 제 2 이득 제어 단자로부터의 이득 제어 신호에 따라서 제 1 및 제 2 입력 신호를 차동 증폭하여 출력하는 이득 가변 증폭 회로에 있어서,
    상기 입력 차동 회로는 베이스가 제 1 입력 단자에 접속된 제 1 트랜지스터와 베이스가 제 2 입력 단자에 접속된 제 2 트랜지스터를 포함하고, 상기 제 1 및 제 2 트랜지스터의 각 에미터가 상기 제 1 정전류원에 공통으로 접속되며,
    상기 이득 제어 차동 회로는 각 베이스가 상기 제 1 이득 제어 단자에 각각 접속되고 각 콜렉터가 제 1 및 제 2 출력 단자에 각각 접속된 제 3 및 제 4 트랜지스터와, 각 베이스가 상기 제 2 이득 제어 단자에 공통으로 접속된 제5, 제6, 제7, 및 제 8 트랜지스터를 포함하고, 상기 제 3, 제 5, 및 제 6 트랜지스터의 각 에미터는 상기 제 1 트랜지스터의 콜렉터에 공통으로 접속되고, 상기 제 7, 제 8, 및 제 4 트랜지스터의 각 에미터는 상기 제 2 트랜지스터의 콜렉터에 공통으로 접속되고, 상기 제 5 및 제 7 트랜지스터의 각 콜렉터는 상기 제 1 출력 단자에 공통으로 접속되고, 상기 제 6 및 제 8 트랜지스터의 각 콜렉터는 상기 제 2 출력 단자에 공통으로 접속되며,
    상기 제 1 부하 저항은 상기 제 3, 제 5, 및 제 7 트랜지스터의 상기 콜렉터와 상기 제 1 전원 단자 사이에 접속되며,
    상기 제 2 부하 저항은 상기 제 6, 제 8, 및 제 4 트랜지스터의 상기 콜렉터와 상기 제 1 전원 단자 사이에 접속되며,
    상기 제 3 과 제 4 트랜지스터, 상기 제 5 와 제 8 트랜지스터, 및 상기 제 6 과 제 7 트랜지스터 사이의 에미터 영역의 면적은 서로 동일하도록 설정되며, 그리고
    상기 제 5 또는 제 8 트랜지스터의 에미터 영역의 면적은 상기 제 6 또는 제 7 트랜지스터의 에미터 영역의 면적 보다 크도록 설정되는 것을 특징으로 하는 이득 가변 증폭 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 1 정전류원 사이에 제 1 에미터 궤환 저항이 접속되고, 상기 제 2 트랜지스터와 상기 제 1 정전류원 사이에 제 2 에미터 궤환 저항이 접속된 것을 특징으로 하는 이득 가변 증폭 회로.
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