JPS6133006A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPS6133006A JPS6133006A JP15480384A JP15480384A JPS6133006A JP S6133006 A JPS6133006 A JP S6133006A JP 15480384 A JP15480384 A JP 15480384A JP 15480384 A JP15480384 A JP 15480384A JP S6133006 A JPS6133006 A JP S6133006A
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- JP
- Japan
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- transistor
- collector
- whose
- base
- emitter
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- 101100538446 Aspergillus terreus (strain NIH 2624 / FGSC A1156) trt2 gene Proteins 0.000 abstract 1
- 101100538451 Aspergillus terreus (strain NIH 2624 / FGSC A1156) trt7 gene Proteins 0.000 abstract 1
- 101100538452 Aspergillus terreus (strain NIH 2624 / FGSC A1156) trt8 gene Proteins 0.000 abstract 1
- 230000002411 adverse Effects 0.000 abstract 1
- 101150113941 trt1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は制御電圧の関数として利得を変化しうるバイポ
ーラ集積回路におけるＡＧＣ回路に関するものである。
ーラ集積回路におけるＡＧＣ回路に関するものである。
（従来の技術）
従来、この種のＡＧＣ回路は第２図に示す様に差動対ト
ランジスタＴ、、Ｔ２及びＴ、、Ｔ４のベース端子間に
加えられた利得制御電圧差■ｃにより対応スるトランジ
スタ間のバイアス電流■、から■４が分割される。この
段の利得は、一般に、ＶＴ 熱電圧−ｋｌ箋 と表わされる。
ランジスタＴ、、Ｔ２及びＴ、、Ｔ４のベース端子間に
加えられた利得制御電圧差■ｃにより対応スるトランジ
スタ間のバイアス電流■、から■４が分割される。この
段の利得は、一般に、ＶＴ 熱電圧−ｋｌ箋 と表わされる。
負荷抵抗Ｒ１，１、ＲＴ、２を流れる電流Ｉ２．Ｉ３は
両方とも利得制御電圧差Ｖ。の関数として変化するが、
素子が良く整合している限り電流Ｉ２と■３の変化は非
常に良く追従し、差動出力は影響を受けない。
両方とも利得制御電圧差Ｖ。の関数として変化するが、
素子が良く整合している限り電流Ｉ２と■３の変化は非
常に良く追従し、差動出力は影響を受けない。
（発明カＸ′解決しようとする問題点）前記出力電圧ｖ
ｏの直流出力電位は、しかしながらＩ ２ ×ＲＬＩ
＊ Ｉ ３ Ｘ Ｒ＋、２によって決定されている為ｂ
Ｉ３＋Ｉｍの変化に対して出力直流電位が変化する
という欠点を有していた。
ｏの直流出力電位は、しかしながらＩ ２ ×ＲＬＩ
＊ Ｉ ３ Ｘ Ｒ＋、２によって決定されている為ｂ
Ｉ３＋Ｉｍの変化に対して出力直流電位が変化する
という欠点を有していた。
本発明の目的は、ベース端子間に利得制御電圧差が与え
られる差動対に対して、逆極性の利得制御電圧差がベー
ス端子間に与えられる差動対を唄差動対のコレクタ端子
を共通にしエミッタ端子に接続される定電流源の値を利
得段の定電流源と同等の値にする回路を付加することに
より、出力直流電位を決定する負荷抵抗ＲＬに流れるコ
レクタ電流を利得制御電圧の変化と無関係にし、増幅段
の利得には影響を与えずに、出力直流電位を一定に保つ
ＡＧＣ回路を提供することにある。
られる差動対に対して、逆極性の利得制御電圧差がベー
ス端子間に与えられる差動対を唄差動対のコレクタ端子
を共通にしエミッタ端子に接続される定電流源の値を利
得段の定電流源と同等の値にする回路を付加することに
より、出力直流電位を決定する負荷抵抗ＲＬに流れるコ
レクタ電流を利得制御電圧の変化と無関係にし、増幅段
の利得には影響を与えずに、出力直流電位を一定に保つ
ＡＧＣ回路を提供することにある。
（問題を解決するための手段）
本発明のＡＧＣ回路は、エミッタが共通接続され利得制
御電圧差がベースに印加される第１及び第２のトランジ
スタから成る第１の差動対と、ベースが前記第２のトラ
ンジスタのベースに接続される第３のトランジスタとエ
ミッタが該第３のトランジスタのエミッタに共通接続さ
れベースが前記第１のトランジスタのベースに共通接続
される第４のトランジスタとから成る第２０差動対と、
一端が前記第２のトランジスタのコレクタに接続し他端
が前記第１のトランジスタのコレクタに接続すると共に
電源に接続する第１の負荷抵抗と、一端が前記第３のト
ランジスタのコレクタに接続し他端が前記第４のトラン
ジスタのコレクタに接続すると共に前記電源に接続する
第２の負荷抵抗と、コレクタが前記第１及び第２のトラ
ンジスタのエミッタの共通接続点に接続する第５のトラ
ンジスタと、コレクタが前記第３及び第４のトランジス
タのエミッタの共通接続点に接続する第６のトランジス
タとから成り前記第５及び第６のトランジスタのベース
に入力信号を入力する第３０差動対と、前記第５のトラ
ンジスタのエミッタに一端が接続し他端が第１の定電流
源に接続する第３の抵抗と、前記［６のトランジスタの
エミッタに一端が接続し他端が前記第３の抵抗の他端に
接続する第４の抵抗と、前記第２のトランジスタのベー
スにベースが接続しコレクタが前記第１のトランジスタ
のコレクタに接続しエミッタが第２の定電流源に接続す
る第７のトランジスタと、前記第１のトランジスタのベ
ースにベースが接続されコレクタが前記第２のトランジ
スタのコレクタに接続しエミッタが前記第７のトランジ
スタのエミッタに接続する第８のトランジスタとから成
る第４の差動対と、前記第４のトランジスタのベースに
ベースが接続し前記第３のトランジスタのコレクタにコ
レクタが接続しエミッタが第２の定電流源に接 ６一 続する第９のトランジスタと前記第３のトランジスタの
ベースにベースが接続し前記第４のトランジスタのコレ
クタにコレクタが接続し前記第９のトランジスタのエミ
ッタにエミッタが接続する第１０のトランジスタとから
成る第５０差動対とを含み、前記第２と第３のトランジ
スタのコレクタを出力端として構成される。
御電圧差がベースに印加される第１及び第２のトランジ
スタから成る第１の差動対と、ベースが前記第２のトラ
ンジスタのベースに接続される第３のトランジスタとエ
ミッタが該第３のトランジスタのエミッタに共通接続さ
れベースが前記第１のトランジスタのベースに共通接続
される第４のトランジスタとから成る第２０差動対と、
一端が前記第２のトランジスタのコレクタに接続し他端
が前記第１のトランジスタのコレクタに接続すると共に
電源に接続する第１の負荷抵抗と、一端が前記第３のト
ランジスタのコレクタに接続し他端が前記第４のトラン
ジスタのコレクタに接続すると共に前記電源に接続する
第２の負荷抵抗と、コレクタが前記第１及び第２のトラ
ンジスタのエミッタの共通接続点に接続する第５のトラ
ンジスタと、コレクタが前記第３及び第４のトランジス
タのエミッタの共通接続点に接続する第６のトランジス
タとから成り前記第５及び第６のトランジスタのベース
に入力信号を入力する第３０差動対と、前記第５のトラ
ンジスタのエミッタに一端が接続し他端が第１の定電流
源に接続する第３の抵抗と、前記［６のトランジスタの
エミッタに一端が接続し他端が前記第３の抵抗の他端に
接続する第４の抵抗と、前記第２のトランジスタのベー
スにベースが接続しコレクタが前記第１のトランジスタ
のコレクタに接続しエミッタが第２の定電流源に接続す
る第７のトランジスタと、前記第１のトランジスタのベ
ースにベースが接続されコレクタが前記第２のトランジ
スタのコレクタに接続しエミッタが前記第７のトランジ
スタのエミッタに接続する第８のトランジスタとから成
る第４の差動対と、前記第４のトランジスタのベースに
ベースが接続し前記第３のトランジスタのコレクタにコ
レクタが接続しエミッタが第２の定電流源に接 ６一 続する第９のトランジスタと前記第３のトランジスタの
ベースにベースが接続し前記第４のトランジスタのコレ
クタにコレクタが接続し前記第９のトランジスタのエミ
ッタにエミッタが接続する第１０のトランジスタとから
成る第５０差動対とを含み、前記第２と第３のトランジ
スタのコレクタを出力端として構成される。
（作用）
本発明のＡＧＣ回路は、出力直流電位を決定する負荷抵
抗Ｒ１，とコレクタ電流ＩＣＣの２つのパラメータのう
ち、ＩＣＣにおいて利得制御電圧差ＶＣによって変化す
る原因を逆極性の利得制御電圧差によってコレクタ電流
が変化する差動対を重ね合せの理に従って付加すること
により除去し、負荷抵抗ＲＬに流れるコレクタ電流を一
定に保つ作用をする。
抗Ｒ１，とコレクタ電流ＩＣＣの２つのパラメータのう
ち、ＩＣＣにおいて利得制御電圧差ＶＣによって変化す
る原因を逆極性の利得制御電圧差によってコレクタ電流
が変化する差動対を重ね合せの理に従って付加すること
により除去し、負荷抵抗ＲＬに流れるコレクタ電流を一
定に保つ作用をする。
（実施例）
次に、本発明の実施例について説明する。
第１図は本発明の一実施例の回路図である。
この実施例は、エミッタが共通接続され利得制御電圧差
ＶＣがベースに印加される第１及び第２のトランジスタ
Ｔ、、Ｔ２から成る第１の差動対Ｄ１〆と、ベースが第
２のトランジスタＴ２のベースに接続される第３のトラ
ンジスタＴ３とエミッタが第３のトランジスタＴ３のエ
ミッタに共通接続サレベースが第１のトランジスタＴ１
のベースに共通接続される第４のトランジスタＴ４ と
から成る第２０差動対Ｄ２と、一端が第２のトランジス
タＴ２のコレクタに接続し他端が第１のトランジスタＴ
１のコレクタに接続すると共に電源ｌに接続する第１の
負荷抵抗Ｒ１，１と、一端が第３のトランジスタＴ３の
コレクタに接続し他端が第４のトランジスタＴ４のコレ
クタに接続すると共に電源１に接続する第２の負荷抵抗
ＲＬ□と、コレクタが第１及び第２のトランジスタＴ、
、Ｔ２のエミッタの共通接続点に接続する第５のトラン
ジスタＴ５と、コレクタが第３及び第４のトランジスタ
Ｔ３゜Ｔ４のエミッタの共通接続点に接続する第６のト
ランジスタＴ６とから成り第５及び第６のトランジスタ
Ｔ５．Ｔ６のベースに入力信号■、ｏを入力する第３０
差動対Ｄ３と、第５のトランジスタＴ５のエミッタに一
端が接続し他端が第１の定電流源■Ｔに接続する第３の
抵抗ＲＥＩと、第６のトランジスタＴ６のエミッタに一
端が接続し他端が第３の抵抗Ｒｒ、ｔの他端に接続する
第４の抵抗と、第２のトランジスタＴ２のベースにベー
スが４［Ｌコレクタが第１のトランジスタＴ、のコレク
タに接続しエミッタが第２の定電流源ＩＣに接続する第
７のトランジスタと、第１のトランジスタＴ１のベース
にベースが接続されコレクタが第２のトランジスタＴ２
のコレクタに接続しエミッタが第７のトランジスタＴ７
のエミッタに接続する第８のトランジスタＴ８とから成
る第４０差動対Ｄ４と、第４のトランジスタＴ４のベー
スにベースが接続し第３のトランジスタＴ３のコレクタ
にコレクタが接続しエミッタが第２の定電流源■ｃに接
続する第９のトランジスタＴ、と第３のトランジスタＴ
３のベースにベースが接続し第４のトランジスタＴ４の
コレクタにコレクタが接続し第９のトランジスタＴ、の
エミッタにエミッタが接続する第１０のトランジスタＴ
１゜とから成る第５０差動対Ｄ５とを含み、第２と第３
のトランジスタＴ２．Ｔ。
ＶＣがベースに印加される第１及び第２のトランジスタ
Ｔ、、Ｔ２から成る第１の差動対Ｄ１〆と、ベースが第
２のトランジスタＴ２のベースに接続される第３のトラ
ンジスタＴ３とエミッタが第３のトランジスタＴ３のエ
ミッタに共通接続サレベースが第１のトランジスタＴ１
のベースに共通接続される第４のトランジスタＴ４ と
から成る第２０差動対Ｄ２と、一端が第２のトランジス
タＴ２のコレクタに接続し他端が第１のトランジスタＴ
１のコレクタに接続すると共に電源ｌに接続する第１の
負荷抵抗Ｒ１，１と、一端が第３のトランジスタＴ３の
コレクタに接続し他端が第４のトランジスタＴ４のコレ
クタに接続すると共に電源１に接続する第２の負荷抵抗
ＲＬ□と、コレクタが第１及び第２のトランジスタＴ、
、Ｔ２のエミッタの共通接続点に接続する第５のトラン
ジスタＴ５と、コレクタが第３及び第４のトランジスタ
Ｔ３゜Ｔ４のエミッタの共通接続点に接続する第６のト
ランジスタＴ６とから成り第５及び第６のトランジスタ
Ｔ５．Ｔ６のベースに入力信号■、ｏを入力する第３０
差動対Ｄ３と、第５のトランジスタＴ５のエミッタに一
端が接続し他端が第１の定電流源■Ｔに接続する第３の
抵抗ＲＥＩと、第６のトランジスタＴ６のエミッタに一
端が接続し他端が第３の抵抗Ｒｒ、ｔの他端に接続する
第４の抵抗と、第２のトランジスタＴ２のベースにベー
スが４［Ｌコレクタが第１のトランジスタＴ、のコレク
タに接続しエミッタが第２の定電流源ＩＣに接続する第
７のトランジスタと、第１のトランジスタＴ１のベース
にベースが接続されコレクタが第２のトランジスタＴ２
のコレクタに接続しエミッタが第７のトランジスタＴ７
のエミッタに接続する第８のトランジスタＴ８とから成
る第４０差動対Ｄ４と、第４のトランジスタＴ４のベー
スにベースが接続し第３のトランジスタＴ３のコレクタ
にコレクタが接続しエミッタが第２の定電流源■ｃに接
続する第９のトランジスタＴ、と第３のトランジスタＴ
３のベースにベースが接続し第４のトランジスタＴ４の
コレクタにコレクタが接続し第９のトランジスタＴ、の
エミッタにエミッタが接続する第１０のトランジスタＴ
１゜とから成る第５０差動対Ｄ５とを含み、第２と第３
のトランジスタＴ２．Ｔ。
のコレクタを出力端として構成される。
次に、この実施例の動作について説明する。
第１の負荷抵抗Ｒ１，１に流れる電流は第２のトランジ
スタＴ２のコレクタ電流Ｉ２と第８のトランジスタのコ
レクタ電流Ｉ８ との和となる。ここで、電流■２につ
いては、第１のトランジスタＴ１ に流れるコレクタ電
流■１との関係より と表わされる。また、電流Ｉ８については第７のトラン
ジスタＴ７に流れるコレクタ電流Ｉ７との関係より と表わされる。
スタＴ２のコレクタ電流Ｉ２と第８のトランジスタのコ
レクタ電流Ｉ８ との和となる。ここで、電流■２につ
いては、第１のトランジスタＴ１ に流れるコレクタ電
流■１との関係より と表わされる。また、電流Ｉ８については第７のトラン
ジスタＴ７に流れるコレクタ電流Ｉ７との関係より と表わされる。
ここで ＩＴ＝ Ｉｃ ＝ Ｉより
となり（１） 、 （２） 、 （３）より、＝１０−
Ｉ２＋ｌ８＝−！−
となる。従って、
ＲＬｌ ×（１２４ｒＢ ） −ＲＬ Ｘ↓となり、出
力直流電位は一定値を保つことが判る。
力直流電位は一定値を保つことが判る。
又、差動利得に寄与するのは、差動対り、、Ｄ２であり
、付加した差動対Ｄ４．Ｄ５は利得と無関係となり、こ
の段の利得 の関係は保たれる。
、付加した差動対Ｄ４．Ｄ５は利得と無関係となり、こ
の段の利得 の関係は保たれる。
（発明の効果）
本発明は、以上説明した様に、利得制御電圧がベース端
子間に加えられる差動段に、逆極性の利得制御電圧がベ
ース端子間に加えられる差動段を重ね合せの理に従って
接続することにより、増幅段の利得の変化には影響を与
えずに出力直流電位を一定に保つ効果がある。
子間に加えられる差動段に、逆極性の利得制御電圧がベ
ース端子間に加えられる差動段を重ね合せの理に従って
接続することにより、増幅段の利得の変化には影響を与
えずに出力直流電位を一定に保つ効果がある。
第１図は本発明の一実施例の回路図、第２図は従来のＡ
ＧＣ回路の一例の回路図である。１．２−・電源端子、
ＤしＤ５・・・・・第１乃至第５の差動対、１しＩＩＧ
・・・・・トランジスタｒ１しＴ、。のコレクタ電流、
■ｃ・・・第２の定電流源、Ｔ１ ・−・−第１の定
電流源、Ｒト、、 、 Ｒ，，２・・・・・・第３．第
４の抵抗（エミッタ抵抗）、Ｒ、Ｉｌ、１１．．２
・・・−第１．第２の負荷抵抗、Ｔ、〜Ｔ、。−・・・
第１乃至第】Ｏのトランジスタ（バイポーラＮＰＮ ）
ランジスタ）、ｖｃ・・利得制御電圧差、ｖＩｎ・・・
・入力電圧、ｖ。・・・・出力電圧、。 代理人 弁理士 内 原 ６．ｔ１峯１ 例 黛２絽
ＧＣ回路の一例の回路図である。１．２−・電源端子、
ＤしＤ５・・・・・第１乃至第５の差動対、１しＩＩＧ
・・・・・トランジスタｒ１しＴ、。のコレクタ電流、
■ｃ・・・第２の定電流源、Ｔ１ ・−・−第１の定
電流源、Ｒト、、 、 Ｒ，，２・・・・・・第３．第
４の抵抗（エミッタ抵抗）、Ｒ、Ｉｌ、１１．．２
・・・−第１．第２の負荷抵抗、Ｔ、〜Ｔ、。−・・・
第１乃至第】Ｏのトランジスタ（バイポーラＮＰＮ ）
ランジスタ）、ｖｃ・・利得制御電圧差、ｖＩｎ・・・
・入力電圧、ｖ。・・・・出力電圧、。 代理人 弁理士 内 原 ６．ｔ１峯１ 例 黛２絽
Claims (1)
- エミッタが共通接続され利得制御電圧差がベースに印加
される第１及び第２のトランジスタから成る第１の差動
対と、ベースが前記第２のトランジスタのベースに接続
される第３のトランジスタとエミッタが該第３のトラン
ジスタのエミッタに共通接続されベースが前記第１のト
ランジスタのベースに共通接続される第４のトランジス
タとから成る第２０差動対と、一端が前記第２のトラン
ジスタのコレクタに接続し他端が前記第１のトランジス
タのコレクタに接続すると共に電源に接続する第１の負
荷抵抗と、一端が前記第３のトランジスタのコレクタに
接続し他端が前記第４のトランジスタのコレクタに接続
すると共に前記電源の一方の端子に接続する第２の負荷
抵抗と、コレクタが前記第１及び第２のトランジスタの
エミッタの共通接続点に接続する第５のトランジスタと
コレクタが前記第３及び第４のトランジスタのエミッタ
の共通接続点に接続する第６のトランジスタとから成り
前記第５及び第６のトランジスタのベースに入力信号を
入力する第３の差動対と、前記第５のトランジスタのエ
ミッタに一端が接続し他端が第１の定電流源に接続する
第３の抵抗と、前記第６のトランジスタのエミッタに一
端が接続し他端が前記第３の抵抗の他端に接続する第４
の抵抗と、前記第２のトランジスタのベースにベースが
接続しコレクタが前記第１のトランジスタのコレクタに
接続しエミッタが第２の定電流源に接続する第７のトラ
ンジスタと、前記第１のトランジスタのベースにベース
が接続されコレクタが前記第２のトランジスタのコレク
タに接続しエミッタが前記第７のトランジスタのエミッ
タに接続する第８のトランジスタとから成る第４の差動
対と、前記第４のトランジスタのベースにベースが接続
し前記第３のトランジスタのコレクタにコレクタが接続
しエミッタが第２の定電流源に接続する第９のトランジ
スタと前記第３のトランジスタのベースにベースが接続
し前記第４のトランジスタのコレクタにコレクタが接続
し前記第９のトランジスタのエミッタにエミッタが接続
する第１０のトランジスタとから成る第５の差動対とを
含み、前記第２と第３のトランジスタのコレクタを出力
端とすることを特徴とするＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15480384A JPS6133006A (ja) | 1984-07-25 | 1984-07-25 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15480384A JPS6133006A (ja) | 1984-07-25 | 1984-07-25 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133006A true JPS6133006A (ja) | 1986-02-15 |
Family
ID=15592227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15480384A Pending JPS6133006A (ja) | 1984-07-25 | 1984-07-25 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133006A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177839B1 (en) * | 1998-02-20 | 2001-01-23 | Nec Corporation | Variable gain amplifier circuit |
| DE10333816B3 (de) * | 2003-07-24 | 2005-03-10 | Infineon Technologies Ag | Verstärkeranordnung und Regelkreis mit der Verstärkeranordnung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989015A (ja) * | 1982-11-12 | 1984-05-23 | Fujitsu Ltd | リニヤ増幅回路 |
-
1984
- 1984-07-25 JP JP15480384A patent/JPS6133006A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989015A (ja) * | 1982-11-12 | 1984-05-23 | Fujitsu Ltd | リニヤ増幅回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177839B1 (en) * | 1998-02-20 | 2001-01-23 | Nec Corporation | Variable gain amplifier circuit |
| DE10333816B3 (de) * | 2003-07-24 | 2005-03-10 | Infineon Technologies Ag | Verstärkeranordnung und Regelkreis mit der Verstärkeranordnung |
| US7102435B2 (en) | 2003-07-24 | 2006-09-05 | Infineon Technologies Ag | Amplifier arrangement and control loop having the amplifier arrangement |
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