JP2638297B2 - ピークレベル検出回路 - Google Patents
ピークレベル検出回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号のピークレベルを保持するピークレベ
ル検出回路に関する。
ル検出回路に関する。
従来のピークレベル検出回路は第10図に示す様に、正
相入力端子１を信号入力端子とする差動型に接続された
トランジスタQ11及びQ12から成る差動増幅回路３からの
出力信号をエミッタホロワ回路を構成するトランジスタ
Q13を介してコンデンサC1を充電し、ピークレベル出力
２を得ていた。更に、第11図に示す様に、第10図のピー
クレベル検出回路の出力信号を低インピーダンスで取り
出すために第２の差動増幅回路４をボルテージホロワ接
続として付加したものがあった。
相入力端子１を信号入力端子とする差動型に接続された
トランジスタQ11及びQ12から成る差動増幅回路３からの
出力信号をエミッタホロワ回路を構成するトランジスタ
Q13を介してコンデンサC1を充電し、ピークレベル出力
２を得ていた。更に、第11図に示す様に、第10図のピー
クレベル検出回路の出力信号を低インピーダンスで取り
出すために第２の差動増幅回路４をボルテージホロワ接
続として付加したものがあった。
第11図に示す従来のピークレベル検出回路では、正相
入力端子に入力される入力信号のピーク値に対して逆相
入力端子に接続されているコンデンサC1の電位とを比較
し、その出力信号を更に第２の差動増幅回路を介して出
力していたため、第１の差動増幅回路及び第２の差動増
幅回路に於ける入力オフセット電圧分が出力信号の誤差
として現れてしまうという欠点がある。又第２の差動増
幅回路の入力インピーダンスが有限であるため、電圧保
持用のコンデンサC1に蓄積された電荷が第２の差動増幅
回路のトランジスタQ14のベース電流として放電される
こととなり、出力信号に生ずる誤差の第２の要因となっ
てしまう欠点もある。
入力端子に入力される入力信号のピーク値に対して逆相
入力端子に接続されているコンデンサC1の電位とを比較
し、その出力信号を更に第２の差動増幅回路を介して出
力していたため、第１の差動増幅回路及び第２の差動増
幅回路に於ける入力オフセット電圧分が出力信号の誤差
として現れてしまうという欠点がある。又第２の差動増
幅回路の入力インピーダンスが有限であるため、電圧保
持用のコンデンサC1に蓄積された電荷が第２の差動増幅
回路のトランジスタQ14のベース電流として放電される
こととなり、出力信号に生ずる誤差の第２の要因となっ
てしまう欠点もある。
本発明の目的は、第２の差動増幅器の入力オフセット
電圧によって生じる誤差を出力信号に影響させない様に
し、又、電圧保持用コンデンサの電荷の放電を抑える様
にすると共に、更に、第１の差動増幅回路の入力オフセ
ット電圧に起因する誤差をも低減する事が可能なピーク
レベル検出回路を提供する事にある。
電圧によって生じる誤差を出力信号に影響させない様に
し、又、電圧保持用コンデンサの電荷の放電を抑える様
にすると共に、更に、第１の差動増幅回路の入力オフセ
ット電圧に起因する誤差をも低減する事が可能なピーク
レベル検出回路を提供する事にある。
〔課題を解決するための手段〕 本発明によるピークレベル検出回路は、正相入力端子
を信号入力端子とするボルテージホロワ接続した第１の
差動増幅回路と、該第１の差動増幅回路の出力信号を第
１のエミッタホロワ回路を介してコンデンサに充電せし
めかつ同信号をボルテージホロワ接続した第２の差動増
幅回路の正相入力端子に入力したピークレベル検出回路
に於いて、前記第１の差動増幅回路をボルテージホロワ
接続とせず、前記第２の差動増幅回路の出力信号を前記
第１の差動増幅回路の逆相入力端子帰還する事を特徴と
し、又、前記第２の差動増幅回路を構成する正相入力段
トランジスタのコレクタとコレクタ負荷との間に該入力
段トランジスタと同極性のトランジスタを挿入し、該ト
ランジスタのベース電流を基準電流源とし出力電流を前
記第２の差動増幅回路の正相側入力端子に帰還するカレ
ントミラー回路を設ける事を特徴とし、更に、前記第１
の差動増幅回路の正相入力段トランジスタのコレクタと
コレクタ負荷との間に該入力段トランジスタと同極性の
トランジスタを挿入したことを特徴とする。
を信号入力端子とするボルテージホロワ接続した第１の
差動増幅回路と、該第１の差動増幅回路の出力信号を第
１のエミッタホロワ回路を介してコンデンサに充電せし
めかつ同信号をボルテージホロワ接続した第２の差動増
幅回路の正相入力端子に入力したピークレベル検出回路
に於いて、前記第１の差動増幅回路をボルテージホロワ
接続とせず、前記第２の差動増幅回路の出力信号を前記
第１の差動増幅回路の逆相入力端子帰還する事を特徴と
し、又、前記第２の差動増幅回路を構成する正相入力段
トランジスタのコレクタとコレクタ負荷との間に該入力
段トランジスタと同極性のトランジスタを挿入し、該ト
ランジスタのベース電流を基準電流源とし出力電流を前
記第２の差動増幅回路の正相側入力端子に帰還するカレ
ントミラー回路を設ける事を特徴とし、更に、前記第１
の差動増幅回路の正相入力段トランジスタのコレクタと
コレクタ負荷との間に該入力段トランジスタと同極性の
トランジスタを挿入したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための回路
図である。第１の差動増幅回路３は、定電流源IEE1、入
力段NPNトランジスタQ11,Q21及び能動負荷としてのPNP
トランジスタQ12,Q22より成り、その正相入力端子１を
信号入力端子とする。エミッタホロワ回路としてのNPN
トランジスタQ13のベースは第１の差動増幅回路３の出
力端子に、コレクタは高電位電源VCCに、エミッタは電
圧保持用コンデンサC1に接続される。第２の差動増幅回
路４は、定電流源IEE2、入力段NPNトランジスタQ14,Q2
4、能動負荷としてのPNPトランジスタQ15,Q25により成
り、その正相入力端子はエミッタホロワ回路Q13のエミ
ッタに接続される。NPNトランジスタQ16及び定電流源IE
E3より成るエミッタホロワ回路は、第２の差動増幅回路
の出力信号を入力として接続され、本回路のピークレベ
ル検出信号である出力信号２を出力すると同時に第１及
び第２の差動増幅回路の逆相入力端子に接続される。
図である。第１の差動増幅回路３は、定電流源IEE1、入
力段NPNトランジスタQ11,Q21及び能動負荷としてのPNP
トランジスタQ12,Q22より成り、その正相入力端子１を
信号入力端子とする。エミッタホロワ回路としてのNPN
トランジスタQ13のベースは第１の差動増幅回路３の出
力端子に、コレクタは高電位電源VCCに、エミッタは電
圧保持用コンデンサC1に接続される。第２の差動増幅回
路４は、定電流源IEE2、入力段NPNトランジスタQ14,Q2
4、能動負荷としてのPNPトランジスタQ15,Q25により成
り、その正相入力端子はエミッタホロワ回路Q13のエミ
ッタに接続される。NPNトランジスタQ16及び定電流源IE
E3より成るエミッタホロワ回路は、第２の差動増幅回路
の出力信号を入力として接続され、本回路のピークレベ
ル検出信号である出力信号２を出力すると同時に第１及
び第２の差動増幅回路の逆相入力端子に接続される。
次に、第１図についてその動作を説明する。入力端子
１に入力される信号の電位がコンデンサC1に保持されて
いる電位よりも高くなると、第１の差動増幅回路３の出
力信号は高電位になろうとし、従ってエミッタホロワ回
路の出力即ちQ13のエミッタは高電位になろうとするの
で、コンデンサC1を充電する。しかしこの電位は、ボル
テージホロワ回路接続された第２の差動増幅回路及びエ
ミッタホロワ回路により第１の差動増幅回路の逆相入力
端子に帰還されるためコンデンサC1は、入力端子１に入
力された電位と第１の差動増幅回路の逆相入力端子の電
位、即ち本回路の出力端子２の電位が等しくなるまで充
電される。又、入力端子１の入力信号の電位が下がる
と、第１の差動増幅回路の逆相入力端子の電位が正相入
力端子の電位より高くなり、第１の差動増幅回路の出力
信号は低電位になるがエミッタホロワ回路Q13がカット
オフしコンデンサC1に蓄積された電荷によりそれまでの
最高電位が保持される。この様にして出力信号端子２に
出力される信号は、入力信号端子１に入力される信号の
最高電位即ち入力信号のピークレベルに等しい電位とな
る。本回路では、第１の差動増幅回路の逆相入力端子に
出力信号２を直接帰還をかけているために、第２の差動
増幅回路の入力オフセット電圧による誤差は、第１の差
動増幅回路により補正され、結果として出力信号２に生
ずる誤差は、第１の差動増幅回路の入力オフセット電圧
のみが影響し、第２の差動増幅回路の入力オフセット電
圧による影響は著しく低減される。
１に入力される信号の電位がコンデンサC1に保持されて
いる電位よりも高くなると、第１の差動増幅回路３の出
力信号は高電位になろうとし、従ってエミッタホロワ回
路の出力即ちQ13のエミッタは高電位になろうとするの
で、コンデンサC1を充電する。しかしこの電位は、ボル
テージホロワ回路接続された第２の差動増幅回路及びエ
ミッタホロワ回路により第１の差動増幅回路の逆相入力
端子に帰還されるためコンデンサC1は、入力端子１に入
力された電位と第１の差動増幅回路の逆相入力端子の電
位、即ち本回路の出力端子２の電位が等しくなるまで充
電される。又、入力端子１の入力信号の電位が下がる
と、第１の差動増幅回路の逆相入力端子の電位が正相入
力端子の電位より高くなり、第１の差動増幅回路の出力
信号は低電位になるがエミッタホロワ回路Q13がカット
オフしコンデンサC1に蓄積された電荷によりそれまでの
最高電位が保持される。この様にして出力信号端子２に
出力される信号は、入力信号端子１に入力される信号の
最高電位即ち入力信号のピークレベルに等しい電位とな
る。本回路では、第１の差動増幅回路の逆相入力端子に
出力信号２を直接帰還をかけているために、第２の差動
増幅回路の入力オフセット電圧による誤差は、第１の差
動増幅回路により補正され、結果として出力信号２に生
ずる誤差は、第１の差動増幅回路の入力オフセット電圧
のみが影響し、第２の差動増幅回路の入力オフセット電
圧による影響は著しく低減される。
次に本発明の第２の実施例について説明する。第２図
は本発明の第２の実施例を説明するための回路図であ
る。第１の差動増幅回路３は、定電流源IEE1、入力段NP
NトランジスタQ11,Q21及び能動負荷としてのPNPトラン
ジスタQ12,Q22よりなり、その正相入力端子１を入力信
号端子とする。エミッタホロワ回路としてのNPNトラン
ジスタQ13のベースは第１の差動増幅回路３の出力端子
に、コレクタは高電位電源VCCに、エミッタは電圧保持
用コンデンサC1に接続される。第２の差動増幅回路４
は、定電流源IEE2、入力NPNトランジスタQ14,Q24、能動
負荷としてのPNPトランジスタQ15,Q25及び入力段トラン
ジスタQ14と能動負荷トランジスタQ15との間に挿入され
たNPNトランジスタQ17より成り、その正相入力端子は前
述のエミッタホロワ回路Q13のエミッタに接続される。N
PNトランジスタQ16及び定電流源IEE3より成るエミッタ
ホロワ回路は、第２の差動増幅回路の出力信号を入力と
して接続され、本回路のピークレベル検出信号である出
力信号２を出力すると同時に第１及び第２の差動増幅回
路の逆相入力端子に接続される。カレントミラー回路５
は、PNPトランジスタQ18,Q28より成り前記第２の差動増
幅回路に挿入されたNPNトランジスタQ17のベース電流が
基準電流となるように接続され、PNPトランジスタQ18の
コレクタがこのカレントミラー回路の出力端子でありQ1
4のベースに接続される。
は本発明の第２の実施例を説明するための回路図であ
る。第１の差動増幅回路３は、定電流源IEE1、入力段NP
NトランジスタQ11,Q21及び能動負荷としてのPNPトラン
ジスタQ12,Q22よりなり、その正相入力端子１を入力信
号端子とする。エミッタホロワ回路としてのNPNトラン
ジスタQ13のベースは第１の差動増幅回路３の出力端子
に、コレクタは高電位電源VCCに、エミッタは電圧保持
用コンデンサC1に接続される。第２の差動増幅回路４
は、定電流源IEE2、入力NPNトランジスタQ14,Q24、能動
負荷としてのPNPトランジスタQ15,Q25及び入力段トラン
ジスタQ14と能動負荷トランジスタQ15との間に挿入され
たNPNトランジスタQ17より成り、その正相入力端子は前
述のエミッタホロワ回路Q13のエミッタに接続される。N
PNトランジスタQ16及び定電流源IEE3より成るエミッタ
ホロワ回路は、第２の差動増幅回路の出力信号を入力と
して接続され、本回路のピークレベル検出信号である出
力信号２を出力すると同時に第１及び第２の差動増幅回
路の逆相入力端子に接続される。カレントミラー回路５
は、PNPトランジスタQ18,Q28より成り前記第２の差動増
幅回路に挿入されたNPNトランジスタQ17のベース電流が
基準電流となるように接続され、PNPトランジスタQ18の
コレクタがこのカレントミラー回路の出力端子でありQ1
4のベースに接続される。
ここでは第１の実施例と異なる構成部分、即ち、カレ
ントミラー回路５について説明する。上述したように、
第２の差動増幅回路の入力段トランジスタQ14に流れる
コレクタ電流の1/Hfeのベース電流がQ14のベースに流
れ、コンデンサC1に蓄積された電荷が放電され出力信号
２に誤差を生ずる事となる。そこでトランジスタQ14と
特性の等しいトランジスタQ17を挿入する事によりQ14と
Q17のコレクタ電流はほぼ等しくなりQ14とQ17のベース
電流がほぼ等しくなる。そこでトランジスタQ18,Q28で
構成されるカレントミラー回路５によりトランジスタQ1
7のベース電流にほぼ等しい電流をトランジスタQ14のベ
ースに戻す事でQ14に流れるベース電流に起因する出力
信号２に生ずる誤差を著しく低減する事が可能となる。
ントミラー回路５について説明する。上述したように、
第２の差動増幅回路の入力段トランジスタQ14に流れる
コレクタ電流の1/Hfeのベース電流がQ14のベースに流
れ、コンデンサC1に蓄積された電荷が放電され出力信号
２に誤差を生ずる事となる。そこでトランジスタQ14と
特性の等しいトランジスタQ17を挿入する事によりQ14と
Q17のコレクタ電流はほぼ等しくなりQ14とQ17のベース
電流がほぼ等しくなる。そこでトランジスタQ18,Q28で
構成されるカレントミラー回路５によりトランジスタQ1
7のベース電流にほぼ等しい電流をトランジスタQ14のベ
ースに戻す事でQ14に流れるベース電流に起因する出力
信号２に生ずる誤差を著しく低減する事が可能となる。
次に本発明の第３の実施例について説明する。第３図
は本発明の第３の実施例について説明するための回路図
である。第１の差動増幅回路３は、定電流源IEE1、入力
段NPNトランジスタQ11,Q21及び能動負荷としてのPNPト
ランジスタQ12,Q22よりなり、その正相入力端子１を入
力信号端子とする。エミッタホロワ回路としてのNPNト
ランジスタQ13のベースは第１の差動増幅回路３の出力
端子に、コレクタは高電位電源VCCに、エミッタは電圧
保持用コンデンサC1に接続される。第２の差動増幅回路
４は、定電流源IEE2、入力NPNトランジスタQ14,Q24、能
動負荷としてのPNPトランジスタQ15,Q25及び入力段トラ
ンジスタQ14と能動負荷トランジスタQ15との間に挿入さ
れたNPNトランジスタQ17より成り、その正相入力端子は
前述のエミッタホロワ回路Q13のエミッタに接続され
る。NPNトランジスタQ16及び定電流源IEE3より成るエミ
ッタホロワ回路は、第２の差動増幅回路の出力信号を入
力として接続され、本回路のピークレベル検出信号であ
る出力信号２を出力すると同時に第１及び第２の差動増
幅回路の逆相入力端子に接続される。カレントミラー回
路５は、PNPトランジスタQ18,Q28より成り前述の第２の
差動増幅回路に挿入されたNPNトランジスタQ17のベース
電流が基準電流と成るように接続され、PNPトランジス
タQ18のコレクタがこのカレントミラー回路５の出力端
子となる。PNPトランジスタQ19は、エミッタが前述のカ
レントミラー回路５の出力端子に、ベースがQ14のコレ
クタに、コレクタがQ14のベースに接続される。
は本発明の第３の実施例について説明するための回路図
である。第１の差動増幅回路３は、定電流源IEE1、入力
段NPNトランジスタQ11,Q21及び能動負荷としてのPNPト
ランジスタQ12,Q22よりなり、その正相入力端子１を入
力信号端子とする。エミッタホロワ回路としてのNPNト
ランジスタQ13のベースは第１の差動増幅回路３の出力
端子に、コレクタは高電位電源VCCに、エミッタは電圧
保持用コンデンサC1に接続される。第２の差動増幅回路
４は、定電流源IEE2、入力NPNトランジスタQ14,Q24、能
動負荷としてのPNPトランジスタQ15,Q25及び入力段トラ
ンジスタQ14と能動負荷トランジスタQ15との間に挿入さ
れたNPNトランジスタQ17より成り、その正相入力端子は
前述のエミッタホロワ回路Q13のエミッタに接続され
る。NPNトランジスタQ16及び定電流源IEE3より成るエミ
ッタホロワ回路は、第２の差動増幅回路の出力信号を入
力として接続され、本回路のピークレベル検出信号であ
る出力信号２を出力すると同時に第１及び第２の差動増
幅回路の逆相入力端子に接続される。カレントミラー回
路５は、PNPトランジスタQ18,Q28より成り前述の第２の
差動増幅回路に挿入されたNPNトランジスタQ17のベース
電流が基準電流と成るように接続され、PNPトランジス
タQ18のコレクタがこのカレントミラー回路５の出力端
子となる。PNPトランジスタQ19は、エミッタが前述のカ
レントミラー回路５の出力端子に、ベースがQ14のコレ
クタに、コレクタがQ14のベースに接続される。
本実施において、第２の実施例と異なる構成部分、即
ち、カレントミラー回路５の出力端子Q18のコレクタと
第２の差動増幅回路の入力端子であるQ14のベースとの
間に挿入されたトランジスタQ19は、PNPトランジスタQ1
8,Q28で構成されるカレントミラー回路５の電流比精度
を向上するためであり、トランジスタQ18とQ28のコレク
タ−エミッタ間の電圧Vceを等しくしており、即ち、ト
ランジスタQ18,Q28のアーリー電圧効果による電流誤差
を軽減している。
ち、カレントミラー回路５の出力端子Q18のコレクタと
第２の差動増幅回路の入力端子であるQ14のベースとの
間に挿入されたトランジスタQ19は、PNPトランジスタQ1
8,Q28で構成されるカレントミラー回路５の電流比精度
を向上するためであり、トランジスタQ18とQ28のコレク
タ−エミッタ間の電圧Vceを等しくしており、即ち、ト
ランジスタQ18,Q28のアーリー電圧効果による電流誤差
を軽減している。
次に本発明の第４の実施例について説明する。第４図
は本発明の第４の実施例を説明するための回路図であ
る。本実施例は第１図に示す第１の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ12のコレクタに接続して
挿入した点が異なっている。
は本発明の第４の実施例を説明するための回路図であ
る。本実施例は第１図に示す第１の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ12のコレクタに接続して
挿入した点が異なっている。
本実施例において、第１の実施例と異なる部分、即
ち、第１の差動増幅回路３の入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間に挿入
されたNPNトランジスタQ31は、第１の差動増幅回路３の
入力オフセット電圧を低減するためであり、トランジス
タQ11のコレクタ電位をトランジスタQ21のコレクタ電位
より常にトランジスタQ31のベース−エミッタ間電位分
だけ低い電位に保ち、トランジスタQ11,Q21のアーリー
電圧効果に起因する第１の差動増幅回路の入力オフセッ
ト電圧を低減している。
ち、第１の差動増幅回路３の入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間に挿入
されたNPNトランジスタQ31は、第１の差動増幅回路３の
入力オフセット電圧を低減するためであり、トランジス
タQ11のコレクタ電位をトランジスタQ21のコレクタ電位
より常にトランジスタQ31のベース−エミッタ間電位分
だけ低い電位に保ち、トランジスタQ11,Q21のアーリー
電圧効果に起因する第１の差動増幅回路の入力オフセッ
ト電圧を低減している。
次に本発明の第５の実施例について説明する。第５図
は本発明の第５の実施例を説明するための回路図であ
る。本実施例は第２図に示す第２の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ12のコレクタに接続して
挿入した点が異なっている。
は本発明の第５の実施例を説明するための回路図であ
る。本実施例は第２図に示す第２の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ12のコレクタに接続して
挿入した点が異なっている。
本実施例は第２の実施例に第４の実施例を適用したも
のであり、第２の差動増幅回路の入力ベース電流による
誤差の低減と第１の差動増幅回路の入力オフセット電圧
による誤差の低減とを可能としたものである。
のであり、第２の差動増幅回路の入力ベース電流による
誤差の低減と第１の差動増幅回路の入力オフセット電圧
による誤差の低減とを可能としたものである。
次に本発明の第６の実施例について説明する。第６図
は本発明の第６の実施例を説明するための回路図であ
る。本実施例は第３図に示す第３の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ13を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ21のコレクタに接続して
挿入した点が異なっている。
は本発明の第６の実施例を説明するための回路図であ
る。本実施例は第３図に示す第３の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ13を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ21のコレクタに接続して
挿入した点が異なっている。
本実施例は第３の実施例に第４の実施例を適用したも
のであり、第５の実施例よりもより一層、第２の差動増
幅回路の入力段トランジスタのベース電流による誤差を
低減させたものである。
のであり、第５の実施例よりもより一層、第２の差動増
幅回路の入力段トランジスタのベース電流による誤差を
低減させたものである。
次に本発明の第７の実施例について説明する。第７図
は本発明の第７の実施例を説明するための回路図であ
る。本実施例は第１図に示す第１の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ22のコレクタに接続して
挿入した点と、逆相側入力段トランジスタQ21とそのコ
レクタ負荷としてのPNPトランジスタQ22との間にダイオ
ード接続したNPNトランジスタを順方向に挿入した点が
異なっている。
は本発明の第７の実施例を説明するための回路図であ
る。本実施例は第１図に示す第１の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ22のコレクタに接続して
挿入した点と、逆相側入力段トランジスタQ21とそのコ
レクタ負荷としてのPNPトランジスタQ22との間にダイオ
ード接続したNPNトランジスタを順方向に挿入した点が
異なっている。
本実施例において、第１の実施例と異なる部分、即
ち、第１の差動増幅回路３の正相側入力段トランジスタ
Q11とそのコレクタ負荷であるトランジスタQ12との間に
挿入されたNPNトランジスタQ31及び前記第１の差動増幅
回路の逆相側入力段トランジスタQ21とそのコレクタ負
荷としてのトランジスタQ22との間に挿入されたトラン
ジスタQ32は、第１の差動増幅回路３の入力オフセット
電圧を低減するためであり、トランジスタQ11のコレク
タ電位をトランジスタQ21のコレクタ電位とほぼ同じ電
位、即ち両電位を第１の差動増幅回路の出力電圧である
トランジスタQ22のコレクタ電位よりもベース−エミッ
タ間電位降下一段分低い電位に保ち、トランジスタQ11,
Q21のアーリー電圧効果に起因する第１の差動増幅回路
の入力オフセット電圧を著しく低減している。
ち、第１の差動増幅回路３の正相側入力段トランジスタ
Q11とそのコレクタ負荷であるトランジスタQ12との間に
挿入されたNPNトランジスタQ31及び前記第１の差動増幅
回路の逆相側入力段トランジスタQ21とそのコレクタ負
荷としてのトランジスタQ22との間に挿入されたトラン
ジスタQ32は、第１の差動増幅回路３の入力オフセット
電圧を低減するためであり、トランジスタQ11のコレク
タ電位をトランジスタQ21のコレクタ電位とほぼ同じ電
位、即ち両電位を第１の差動増幅回路の出力電圧である
トランジスタQ22のコレクタ電位よりもベース−エミッ
タ間電位降下一段分低い電位に保ち、トランジスタQ11,
Q21のアーリー電圧効果に起因する第１の差動増幅回路
の入力オフセット電圧を著しく低減している。
次に本発明の第８の実施例について説明する。第８図
は本発明の第８の実施例を説明するための回路図であ
る。本実施例は第２図に示す第２の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ22のコレクタに接続して
挿入した点と、逆相側入力段トランジスタQ21とそのコ
レクタ負荷としてのPNPトランジスタQ22との間にダイオ
ード接続したNPNトランジスタを順方向に挿入した点が
異なっている。
は本発明の第８の実施例を説明するための回路図であ
る。本実施例は第２図に示す第２の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にNPNト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ22のコレクタに接続して
挿入した点と、逆相側入力段トランジスタQ21とそのコ
レクタ負荷としてのPNPトランジスタQ22との間にダイオ
ード接続したNPNトランジスタを順方向に挿入した点が
異なっている。
本実施例は第２の実施例に第７の実施例を適用したも
のであり、第２の差動増幅回路の入力ベース電流による
誤差の低減と第１の差動増幅回路の入力オフセット電圧
による誤差のより一層の低減を可能としたものである。
のであり、第２の差動増幅回路の入力ベース電流による
誤差の低減と第１の差動増幅回路の入力オフセット電圧
による誤差のより一層の低減を可能としたものである。
次に本発明の第９の実施例について説明する。第９図
は本発明の第９の実施例を説明するための回路図であ
る。本実施例は第３図に示す第３の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にPNPト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ22のコレクタに接続して
挿入した点と、逆相側入力段トランジスタQ21とそのコ
レクタ負荷としてのPNPトランジスタQ22との間にダイオ
ード接続したNPNトランジスタを順方向に挿入した点が
異なっている。
は本発明の第９の実施例を説明するための回路図であ
る。本実施例は第３図に示す第３の実施例において、第
１の差動増幅回路３の正相側入力段トランジスタQ11と
そのコレクタ負荷であるトランジスタQ12との間にPNPト
ランジスタQ31を、エミッタをQ11のコレクタ、コレクタ
をQ12のコレクタ及びベースをQ22のコレクタに接続して
挿入した点と、逆相側入力段トランジスタQ21とそのコ
レクタ負荷としてのPNPトランジスタQ22との間にダイオ
ード接続したNPNトランジスタを順方向に挿入した点が
異なっている。
本実施例は第３図の実施例に第７の実施例を適用した
ものであり、第８の実施例によりもより一層、第２の差
動増幅回路の入力段トランジスタのベース電流による誤
差を低減させたものである。
ものであり、第８の実施例によりもより一層、第２の差
動増幅回路の入力段トランジスタのベース電流による誤
差を低減させたものである。
以上説明したように、本発明によれば第１の差動増幅
回路の逆相入力端子に直接、回路の出力端子の出力信号
から帰還をかけることにより、第２の差動増幅回路の入
力オフセット電圧に起因する出力信号の誤差を低減する
効果がある。又、第２の差動増幅回路の正相入力端子の
入力電流を検出する回路と、これと等しい電流を出力す
るカレントミラー回路を付加することにより第２の差動
増幅回路の正相入力端子の入力電流に起因する出力信号
に生ずる誤差を著しく低減し、このカレントミラー回路
と第２の差動増幅回路の正相入力端子の間に挿入したト
ランジスタによりカレントミラー回路の電流精度を著し
く向上することが可能となり、上記の第２の差動増幅回
路の正相入力端子に流れる入力電流のキャンセル効果を
一層高める効果がある。更に、第１の差動増幅回路の正
相入力段トランジスタとそのコレクタ負荷トランジスタ
との間にトランジスタを挿入することにより第１の差動
増幅回路の正相入力段トランジスタと逆相入力段トラン
ジスタのコレクタ電位を一定の関係に保つことで、第１
の差動増幅回路の入力オフセット電圧を著しく低減し、
第１の差動増幅回路の逆相入力段トランジスタとそのコ
レクタ負荷トランジスタとの間にダイオード接続された
トランジスタを追加することで、第１の差動増幅回路の
正逆両入力段トランジスタのコレクタ電位をほぼ等しく
することが出来、第１の差動増幅回路の入力オフセット
電圧に起因する出力信号の誤差をより一層低減すること
が可能となる。
回路の逆相入力端子に直接、回路の出力端子の出力信号
から帰還をかけることにより、第２の差動増幅回路の入
力オフセット電圧に起因する出力信号の誤差を低減する
効果がある。又、第２の差動増幅回路の正相入力端子の
入力電流を検出する回路と、これと等しい電流を出力す
るカレントミラー回路を付加することにより第２の差動
増幅回路の正相入力端子の入力電流に起因する出力信号
に生ずる誤差を著しく低減し、このカレントミラー回路
と第２の差動増幅回路の正相入力端子の間に挿入したト
ランジスタによりカレントミラー回路の電流精度を著し
く向上することが可能となり、上記の第２の差動増幅回
路の正相入力端子に流れる入力電流のキャンセル効果を
一層高める効果がある。更に、第１の差動増幅回路の正
相入力段トランジスタとそのコレクタ負荷トランジスタ
との間にトランジスタを挿入することにより第１の差動
増幅回路の正相入力段トランジスタと逆相入力段トラン
ジスタのコレクタ電位を一定の関係に保つことで、第１
の差動増幅回路の入力オフセット電圧を著しく低減し、
第１の差動増幅回路の逆相入力段トランジスタとそのコ
レクタ負荷トランジスタとの間にダイオード接続された
トランジスタを追加することで、第１の差動増幅回路の
正逆両入力段トランジスタのコレクタ電位をほぼ等しく
することが出来、第１の差動増幅回路の入力オフセット
電圧に起因する出力信号の誤差をより一層低減すること
が可能となる。
第１図は本発明の第１の実施例を説明するための回路
図、第２図は本発明の第２の実施例を説明するための回
路図、第３図は本発明の第３の実施例を説明するための
回路図、第４図は本発明の第４の実施例を説明するため
の回路図、第５図は本発明の第５の実施例を説明するた
めの回路図、第６図は本発明の第６の実施例を説明する
ための回路図、第７図は本発明の第７の実施例を説明す
るための回路図、第８図は本発明の第８の実施例を説明
するための回路図、第９図は本発明の第９の実施例を説
明するための回路図、第10図及び第11図は従来例を説明
するための回路図である。 １……信号入力端子、２……信号出力端子、３……第１
の差動増幅回路、４……第２の差動増幅回路、５……カ
レントミラー回路、Q11,Q21,Q13,Q14,Q24,Q16,Q17,Q31,
Q32……NPNトランジスタ、Q12,Q22,Q15,Q25,Q18,Q28,Q1
9……PNPトランジスタ、IEE1,IEE2,IEE3……定電流源、
C1……コンデンサ、VCC……高電位電圧源、VEE……低電
位電圧源。
図、第２図は本発明の第２の実施例を説明するための回
路図、第３図は本発明の第３の実施例を説明するための
回路図、第４図は本発明の第４の実施例を説明するため
の回路図、第５図は本発明の第５の実施例を説明するた
めの回路図、第６図は本発明の第６の実施例を説明する
ための回路図、第７図は本発明の第７の実施例を説明す
るための回路図、第８図は本発明の第８の実施例を説明
するための回路図、第９図は本発明の第９の実施例を説
明するための回路図、第10図及び第11図は従来例を説明
するための回路図である。 １……信号入力端子、２……信号出力端子、３……第１
の差動増幅回路、４……第２の差動増幅回路、５……カ
レントミラー回路、Q11,Q21,Q13,Q14,Q24,Q16,Q17,Q31,
Q32……NPNトランジスタ、Q12,Q22,Q15,Q25,Q18,Q28,Q1
9……PNPトランジスタ、IEE1,IEE2,IEE3……定電流源、
C1……コンデンサ、VCC……高電位電圧源、VEE……低電
位電圧源。
Claims (4)
- 【請求項１】入力信号を第１の差動増幅回路の正相入力
端子に供給し、該第１の差動増幅回路の出力信号を第１
のエミッタホロワ回路を介してコンデンサに充電せし
め、このコンデンサの電荷を第２の差動増幅回路の正相
入力端子に入力し、前記第２の差動増幅回路の出力信号
を第２のエミッタホロア回路を介して前記第１及び第２
の差動増幅回路の逆相入力端子に帰還するピーク検出回
路において、 前記第２の差動増幅回路を構成する正相入力側入力段ト
ランジスタとコレクタ負荷との間に該入力段トランジス
タと同極性の第１のトランジスタを接続し、該第１のト
ランジスタのベース電流を基準電流源とし出力電流を前
記第２の差動増幅回路の正相入力端子に帰還するカレン
トミラー回路を設けたことを特徴とするピークレベル検
出回路。 - 【請求項２】前記第２の差動増幅回路の入力段トランジ
スタとは逆極性の第２のトランジスタのエミッタを前記
カレントミラー回路の出力端子に、ベースを前記第２の
差動増幅回路の入力段トランジスタのコレクタに、コレ
クタを前記第２の差動増幅回路の正相入力端子に接続す
ることを特徴とする特許請求の範囲第１項記載のピーク
レベル検出回路。 - 【請求項３】入力信号を第１の差動増幅回路の正相入力
端子に供給し、該第１の差動増幅回路の出力信号を第１
のエミッタホロワ回路を介してコンデンサに充電せし
め、このコンデンサの電荷を第２の差動増幅回路の正相
入力端子に入力し、前記第２の差動増幅回路の出力信号
を第２のエミッタホロア回路を介して前記第１及び第２
の差動増幅回路の逆相入力端子に帰還するピーク検出回
路において、 前記第１の差動増幅回路を構成する正相入力側入力段ト
ランジスタとコレクタ負荷との間に該入力段トランジス
タと同極性の第３のトランジスタのエミッタを該入力段
トランジスタのコレクタに、コレクタを前記コレクタ負
荷とに接続する形で挿入し、該第３のトランジスタのベ
ースを前記第１の差動増幅回路の逆相入力側入力段トラ
ンジスタのコレクタに接続することを特徴とする特許請
求の範囲第１項又は第２項記載のピークレベル検出回
路。 - 【請求項４】前記第１の差動増幅回路を構成する逆相入
力段トランジスタのコレクタと該トランジスタのコレク
タ負荷との間に、前記第３のトランジスタと同極性の第
４のトランジスタをダイオード接続し、順方向極性に挿
入したことを特徴とする特許請求の範囲第３項記載のピ
ークレベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340901A JP2638297B2 (ja) | 1989-12-25 | 1990-11-30 | ピークレベル検出回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-337442 | 1989-12-25 | ||
| JP33744289 | 1989-12-25 | ||
| JP2340901A JP2638297B2 (ja) | 1989-12-25 | 1990-11-30 | ピークレベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246469A JPH03246469A (ja) | 1991-11-01 |
| JP2638297B2 true JP2638297B2 (ja) | 1997-08-06 |
Family
ID=26575794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340901A Expired - Fee Related JP2638297B2 (ja) | 1989-12-25 | 1990-11-30 | ピークレベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638297B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368591A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | ピークホールド回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957171A (ja) * | 1982-09-28 | 1984-04-02 | Toshiba Corp | ピ−ク電圧検出回路 |
| NL8301602A (nl) * | 1983-05-06 | 1984-12-03 | Philips Nv | Topdetector. |
| JPS6348469A (ja) * | 1986-08-19 | 1988-03-01 | Matsushita Electric Ind Co Ltd | 検波回路 |
| US4996448A (en) * | 1989-11-27 | 1991-02-26 | Motorola, Inc. | Low power peak detector/buffer with fast charge-up time |
-
1990
- 1990-11-30 JP JP2340901A patent/JP2638297B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03246469A (ja) | 1991-11-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |