JP2002368591A - ピークホールド回路 - Google Patents
ピークホールド回路Info
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Abstract
(57)【要約】
【課題】 バートンアンプで容易にピークホールド機能
を付加する。 【解決手段】 入力電圧Ｖｉが立ち上がると、ＭＯＳト
ランジスタＱ１のゲート電圧ＶQ1G が上昇し、トランジ
スタＱ３のベース電流が流れ、トランジスタＱ３が動作
状態に入り、コンデンサＣに電荷が充電され、出力電圧
Ｖｏが立ち上がり、Ｖｉ＝Ｖｏとなったところで安定状
態となる。また、入力電圧Ｖｉが立ち下がった時は、Ｍ
ＯＳトランジスタＱ１のゲート電圧が下がるため、トラ
ンジスタＱ１３のベース電流は逆方向に流れ、トランジ
スタＱ１３のベース電圧は下がり、ＭＯＳトランジスタ
Ｑ２のドレイン−ソース電圧は少なくなるが、トランジ
スタＱ２はＭＯＳトランジスタであるため、ゲート−ソ
ース間でダイオード動作することはない。よって、コン
デンサＣの放電経路は第３の電流源２３の電流値で制限
され、この電流値の調整によりホールド時間を設定でき
る。
を付加する。 【解決手段】 入力電圧Ｖｉが立ち上がると、ＭＯＳト
ランジスタＱ１のゲート電圧ＶQ1G が上昇し、トランジ
スタＱ３のベース電流が流れ、トランジスタＱ３が動作
状態に入り、コンデンサＣに電荷が充電され、出力電圧
Ｖｏが立ち上がり、Ｖｉ＝Ｖｏとなったところで安定状
態となる。また、入力電圧Ｖｉが立ち下がった時は、Ｍ
ＯＳトランジスタＱ１のゲート電圧が下がるため、トラ
ンジスタＱ１３のベース電流は逆方向に流れ、トランジ
スタＱ１３のベース電圧は下がり、ＭＯＳトランジスタ
Ｑ２のドレイン−ソース電圧は少なくなるが、トランジ
スタＱ２はＭＯＳトランジスタであるため、ゲート−ソ
ース間でダイオード動作することはない。よって、コン
デンサＣの放電経路は第３の電流源２３の電流値で制限
され、この電流値の調整によりホールド時間を設定でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、３つのトランジス
タを用いて構成されるバートンアンプを用いたピークホ
ールド回路に関する。
タを用いて構成されるバートンアンプを用いたピークホ
ールド回路に関する。
【０００２】
【従来の技術】従来より、入力電圧の立ち上がりに対し
て出力電圧の応答時間を速くし、立ち下がりに対しての
応答時間を遅くした回路、すなわち、換言すればピーク
ホールド回路が必要とされる場合がある。例えば、入力
電圧の立ち上がりに応じて出力電圧を何らかの処理に用
い、その処理に数μｓｅｃの時間を必要とされる場合な
どである。
て出力電圧の応答時間を速くし、立ち下がりに対しての
応答時間を遅くした回路、すなわち、換言すればピーク
ホールド回路が必要とされる場合がある。例えば、入力
電圧の立ち上がりに応じて出力電圧を何らかの処理に用
い、その処理に数μｓｅｃの時間を必要とされる場合な
どである。
【０００３】
【発明が解決しようとする課題】そこで、このようなピ
ークホールド回路を容易に構成するため、既存の回路に
蓄電用コンデンサを挿入し、その放電動作を利用してピ
ークホールドを行なうことが考えられる。
ークホールド回路を容易に構成するため、既存の回路に
蓄電用コンデンサを挿入し、その放電動作を利用してピ
ークホールドを行なうことが考えられる。
【０００４】図３は、このような本発明の課題を説明す
るために、バートンアンプの出力段に蓄電用コンデンサ
を挿入した回路例を示す図である。この回路は、第１、
第２、第３のバイポーラトランジスタＱ１１、Ｑ１２、
Ｑ１３と、第１、第２、第３の電流源２１、２２、２３
と、蓄電用コンデンサＣとを有する。そして、第１のバ
イポーラトランジスタＱ１１は、ベースが入力端子Ｖｉ
に接続され、コレクタが基準電位Ｖｃｃに接続され、エ
ミッタが第２のバイポーラトランジスタＱ１２のエミッ
タ、及び第１の電流源２１に接続されている。第２のバ
イポーラトランジスタＱ１２は、ベースが出力端子Ｖ
ｏ、第３のバイポーラトランジスタＱ１３のエミッタ、
及び第３の電流源２３に接続され、コレクタが第２の電
流源２２を介して基準電位Ｖｃｃに接続されている。ま
た、第２のバイポーラトランジスタＱ１２のエミッタ
は、第１のバイポーラトランジスタＱ１１のエミッタと
ともに、第１の電流源２１に共通に接続されている。
るために、バートンアンプの出力段に蓄電用コンデンサ
を挿入した回路例を示す図である。この回路は、第１、
第２、第３のバイポーラトランジスタＱ１１、Ｑ１２、
Ｑ１３と、第１、第２、第３の電流源２１、２２、２３
と、蓄電用コンデンサＣとを有する。そして、第１のバ
イポーラトランジスタＱ１１は、ベースが入力端子Ｖｉ
に接続され、コレクタが基準電位Ｖｃｃに接続され、エ
ミッタが第２のバイポーラトランジスタＱ１２のエミッ
タ、及び第１の電流源２１に接続されている。第２のバ
イポーラトランジスタＱ１２は、ベースが出力端子Ｖ
ｏ、第３のバイポーラトランジスタＱ１３のエミッタ、
及び第３の電流源２３に接続され、コレクタが第２の電
流源２２を介して基準電位Ｖｃｃに接続されている。ま
た、第２のバイポーラトランジスタＱ１２のエミッタ
は、第１のバイポーラトランジスタＱ１１のエミッタと
ともに、第１の電流源２１に共通に接続されている。
【０００５】また、第３のバイポーラトランジスタＱ１
３は、ベースが第２のバイポーラトランジスタＱ１２の
コレクタと第２の電流源２２との接続点に接続され、コ
レクタが基準電位Ｖｃｃに接続されている。また、第３
のバイポーラトランジスタＱ１３のエミッタは、出力端
子Ｖｏ、第２のバイポーラトランジスタＱ１２のベー
ス、及び第３の電流源２３に接続されている。そして、
ピークホールド用の蓄電用コンデンサＣは、基準電位Ｖ
ｃｃと出力端子Ｖｏとの間（すなわち、第２のバイポー
ラトランジスタＱ１２のベースと第３のバイポーラトラ
ンジスタＱ１３のエミッタとの間）に挿入されている。
３は、ベースが第２のバイポーラトランジスタＱ１２の
コレクタと第２の電流源２２との接続点に接続され、コ
レクタが基準電位Ｖｃｃに接続されている。また、第３
のバイポーラトランジスタＱ１３のエミッタは、出力端
子Ｖｏ、第２のバイポーラトランジスタＱ１２のベー
ス、及び第３の電流源２３に接続されている。そして、
ピークホールド用の蓄電用コンデンサＣは、基準電位Ｖ
ｃｃと出力端子Ｖｏとの間（すなわち、第２のバイポー
ラトランジスタＱ１２のベースと第３のバイポーラトラ
ンジスタＱ１３のエミッタとの間）に挿入されている。
【０００６】次に、このような回路の動作について説明
する。まず、上述した第１、第２、第３の電流源２１、
２２、２３の電流値をＩ01、Ｉ02、Ｉ03とし、第１、第
２のバイポーラトランジスタＱ１１、Ｑ１２のコレクタ
電流をＩ1 、Ｉ2 とし、第３のバイポーラトランジスタ
Ｑ１３のベース電流をＩ3 とする。また、電流源２２、
２１の電流値Ｉ02、Ｉ01の値は以下の（１）式を満たす
ように設定する。 Ｉ02＝１／２×Ｉ01 …… （１）
する。まず、上述した第１、第２、第３の電流源２１、
２２、２３の電流値をＩ01、Ｉ02、Ｉ03とし、第１、第
２のバイポーラトランジスタＱ１１、Ｑ１２のコレクタ
電流をＩ1 、Ｉ2 とし、第３のバイポーラトランジスタ
Ｑ１３のベース電流をＩ3 とする。また、電流源２２、
２１の電流値Ｉ02、Ｉ01の値は以下の（１）式を満たす
ように設定する。 Ｉ02＝１／２×Ｉ01 …… （１）
【０００７】この回路では、入力電圧Ｖｉが立ち上がる
と、トランジスタＱ１１のベース電圧ＶQ1B が上昇する
ため、コレクタ電流Ｉ1 は（１）式からＩ1 ＞Ｉ02とな
る。すると、Ｉ2 ＜Ｉ02となるため、トランジスタＱ１
３のベース電流Ｉ3 が流れ、トランジスタＱ１３が動作
状態に入り、コンデンサＣに電荷が充電され、出力電圧
Ｖｏが立ち上がり、Ｖｉ＝Ｖｏとなったところで安定状
態となる。このように立ち上がり応答時間は速い。一
方、入力電圧Ｖｉが立ち下がった時は、トランジスタＱ
１１のベース電圧Ｖ Q1B が下がるため、コレクタ電流Ｉ
1 は（１）式からＩ1 ＜Ｉ02となる。すると、Ｉ2 ＞Ｉ
02となるため、トランジスタＱ１３のベース電流Ｉ3 は
逆方向に流れ、トランジスタＱ１３のベース電圧ＶQ3B
（すなわち、トランジスタＱ１２のコレクタ電圧Ｖ
Q2C ）は下がり、トランジスタＱ１２のコレクタ−エミ
ッタ電圧Ｖ Q2CEは少なくなり、トランジスタＱ１２は飽
和状態となる。
と、トランジスタＱ１１のベース電圧ＶQ1B が上昇する
ため、コレクタ電流Ｉ1 は（１）式からＩ1 ＞Ｉ02とな
る。すると、Ｉ2 ＜Ｉ02となるため、トランジスタＱ１
３のベース電流Ｉ3 が流れ、トランジスタＱ１３が動作
状態に入り、コンデンサＣに電荷が充電され、出力電圧
Ｖｏが立ち上がり、Ｖｉ＝Ｖｏとなったところで安定状
態となる。このように立ち上がり応答時間は速い。一
方、入力電圧Ｖｉが立ち下がった時は、トランジスタＱ
１１のベース電圧Ｖ Q1B が下がるため、コレクタ電流Ｉ
1 は（１）式からＩ1 ＜Ｉ02となる。すると、Ｉ2 ＞Ｉ
02となるため、トランジスタＱ１３のベース電流Ｉ3 は
逆方向に流れ、トランジスタＱ１３のベース電圧ＶQ3B
（すなわち、トランジスタＱ１２のコレクタ電圧Ｖ
Q2C ）は下がり、トランジスタＱ１２のコレクタ−エミ
ッタ電圧Ｖ Q2CEは少なくなり、トランジスタＱ１２は飽
和状態となる。
【０００８】そのためトランジスタＱ１２はベース−エ
ミッタ間でダイオードとなり、コンデンサＣの電荷を放
電し、出力電圧Ｖｏを下げ、Ｖｉ＝Ｖｏとなったところ
で安定状態となる。なお、図２には、このような回路の
立ち下がり時の応答時間の特性例を破線βで示している
が、図２の詳細は後述する。このように、従来のバイポ
ーラトランジスタによるバートンアンプに蓄電用コンデ
ンサＣを挿入したのでは、立ち下がり応答時間も速くな
ってしまい、ピークホールド回路の役割を果たさない。
ミッタ間でダイオードとなり、コンデンサＣの電荷を放
電し、出力電圧Ｖｏを下げ、Ｖｉ＝Ｖｏとなったところ
で安定状態となる。なお、図２には、このような回路の
立ち下がり時の応答時間の特性例を破線βで示している
が、図２の詳細は後述する。このように、従来のバイポ
ーラトランジスタによるバートンアンプに蓄電用コンデ
ンサＣを挿入したのでは、立ち下がり応答時間も速くな
ってしまい、ピークホールド回路の役割を果たさない。
【０００９】そこで本発明の目的は、バートンアンプで
容易にピークホールド機能を付加することができるピー
クホールド回路を提供することにある。
容易にピークホールド機能を付加することができるピー
クホールド回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は前記目的を達成
するため、第１、第２のＦＥＴと、前記第１、第２のＦ
ＥＴのソースに共通に接続された第１の電流源と、前記
第２のＦＥＴのドレインに接続された第２の電流源と、
前記第２のＦＥＴのドレインと第２の電流源との接続点
にベースが接続されるとともに、前記第２のＦＥＴのゲ
ートにエミッタが接続されたバイポーラトランジスタ
と、前記第２のＦＥＴのゲート及びバイポーラトランジ
スタのエミッタと基準電位との間に接続された蓄電用コ
ンデンサとを有することを特徴とする。
するため、第１、第２のＦＥＴと、前記第１、第２のＦ
ＥＴのソースに共通に接続された第１の電流源と、前記
第２のＦＥＴのドレインに接続された第２の電流源と、
前記第２のＦＥＴのドレインと第２の電流源との接続点
にベースが接続されるとともに、前記第２のＦＥＴのゲ
ートにエミッタが接続されたバイポーラトランジスタ
と、前記第２のＦＥＴのゲート及びバイポーラトランジ
スタのエミッタと基準電位との間に接続された蓄電用コ
ンデンサとを有することを特徴とする。
【００１１】本発明のピークホールド回路では、バート
ンアンプの第１、第２のトランジスタをＦＥＴ（電界効
果トランジスタ）とし、その出力段に蓄電用コンデンサ
を挿入するという簡易な構成により、入力電圧の立ち下
がり時における蓄電用コンデンサの放電を第２のＦＥＴ
側で阻止し、放電速度を遅延させることができる。した
がって、バートンアンプに蓄電用コンデンサを付加する
だけで、容易にピークホールド機能を得ることができ
る。
ンアンプの第１、第２のトランジスタをＦＥＴ（電界効
果トランジスタ）とし、その出力段に蓄電用コンデンサ
を挿入するという簡易な構成により、入力電圧の立ち下
がり時における蓄電用コンデンサの放電を第２のＦＥＴ
側で阻止し、放電速度を遅延させることができる。した
がって、バートンアンプに蓄電用コンデンサを付加する
だけで、容易にピークホールド機能を得ることができ
る。
【００１２】
【発明の実施の形態】以下、本発明によるピークホール
ド回路の実施の形態例について説明する。なお、以下に
説明する実施の形態は、本発明の好適な具体例であり、
技術的に好ましい種々の限定が付されているが、本発明
の範囲は、以下の説明において、特に本発明を限定する
旨の記載がない限り、これらの態様に限定されないもの
とする。本発明の実施の形態は、ＭＯＳトランジスタと
バイポーラトランジスタで構成されるバートンアンプの
出力と基準電位との間に蓄電用コンデンサを接続するこ
とにより、簡易な構成のピークホールド回路を適用する
ものである。
ド回路の実施の形態例について説明する。なお、以下に
説明する実施の形態は、本発明の好適な具体例であり、
技術的に好ましい種々の限定が付されているが、本発明
の範囲は、以下の説明において、特に本発明を限定する
旨の記載がない限り、これらの態様に限定されないもの
とする。本発明の実施の形態は、ＭＯＳトランジスタと
バイポーラトランジスタで構成されるバートンアンプの
出力と基準電位との間に蓄電用コンデンサを接続するこ
とにより、簡易な構成のピークホールド回路を適用する
ものである。
【００１３】図１は、本発明の実施の形態によるピーク
ホールド回路の構成例を示す回路図である。図示のよう
に、本形態のピークホールド回路は、図３に示した回路
例に対し、上述した第１、第２のバイポーラトランジス
タＱ１１、Ｑ１２を第１、第２のＭＯＳトランジスタＱ
１、Ｑ２に変更した点が異なるものである。なお、その
他の構成要素は、図３に示す回路と共通であるので、同
一符号を用いて説明する。
ホールド回路の構成例を示す回路図である。図示のよう
に、本形態のピークホールド回路は、図３に示した回路
例に対し、上述した第１、第２のバイポーラトランジス
タＱ１１、Ｑ１２を第１、第２のＭＯＳトランジスタＱ
１、Ｑ２に変更した点が異なるものである。なお、その
他の構成要素は、図３に示す回路と共通であるので、同
一符号を用いて説明する。
【００１４】第１のＭＯＳトランジスタＱ１は、ゲート
が入力端子Ｖｉに接続され、ドレインが基準電位Ｖｃｃ
に接続され、ソースが第２のＭＯＳトランジスタＱ２の
ソース、及び第１の電流源２１に接続されている。第２
のＭＯＳトランジスタＱ２は、ゲートが出力端子Ｖｏ、
バイポーラトランジスタＱ１３のエミッタ、及び第３の
電流源２３に接続され、ドレインが第２の電流源２２を
介して基準電位Ｖｃｃに接続されている。また、第２の
ＭＯＳトランジスタＱ２のソースは、第１のＭＯＳトラ
ンジスタＱ１のソースとともに、第１の電流源２１に共
通に接続されている。
が入力端子Ｖｉに接続され、ドレインが基準電位Ｖｃｃ
に接続され、ソースが第２のＭＯＳトランジスタＱ２の
ソース、及び第１の電流源２１に接続されている。第２
のＭＯＳトランジスタＱ２は、ゲートが出力端子Ｖｏ、
バイポーラトランジスタＱ１３のエミッタ、及び第３の
電流源２３に接続され、ドレインが第２の電流源２２を
介して基準電位Ｖｃｃに接続されている。また、第２の
ＭＯＳトランジスタＱ２のソースは、第１のＭＯＳトラ
ンジスタＱ１のソースとともに、第１の電流源２１に共
通に接続されている。
【００１５】また、バイポーラトランジスタＱ１３は、
ベースが第２のＭＯＳトランジスタＱ２のドレインと第
２の電流源２２との接続点に接続され、コレクタが基準
電位Ｖｃｃに接続されている。また、バイポーラトラン
ジスタＱ１３のエミッタは、出力端子Ｖｏ、第２のＭＯ
ＳトランジスタＱ２のゲート、及び第３の電流源２３に
接続されている。そして、ピークホールド用の蓄電用コ
ンデンサＣは、基準電位Ｖｃｃと出力端子Ｖｏとの間
（すなわち、第２のＭＯＳトランジスタＱ２のゲートと
バイポーラトランジスタＱ１３のエミッタとの間）に挿
入されている。
ベースが第２のＭＯＳトランジスタＱ２のドレインと第
２の電流源２２との接続点に接続され、コレクタが基準
電位Ｖｃｃに接続されている。また、バイポーラトラン
ジスタＱ１３のエミッタは、出力端子Ｖｏ、第２のＭＯ
ＳトランジスタＱ２のゲート、及び第３の電流源２３に
接続されている。そして、ピークホールド用の蓄電用コ
ンデンサＣは、基準電位Ｖｃｃと出力端子Ｖｏとの間
（すなわち、第２のＭＯＳトランジスタＱ２のゲートと
バイポーラトランジスタＱ１３のエミッタとの間）に挿
入されている。
【００１６】次に、以上のような本実施の形態によるピ
ークホールド回路の動作について説明する。まず、上述
した第１、第２、第３の電流源２１、２２、２３の電流
値をＩ01、Ｉ02、Ｉ03とし、第１、第２のＭＯＳトラン
ジスタＱ１、Ｑ２のドレイン電流をＩ1 、Ｉ2 とし、バ
イポーラトランジスタＱ１３のベース電流をＩ3 とす
る。また、電流源２２、２１の電流値Ｉ02、Ｉ01の関係
は、上述した（１）式の条件とする。
ークホールド回路の動作について説明する。まず、上述
した第１、第２、第３の電流源２１、２２、２３の電流
値をＩ01、Ｉ02、Ｉ03とし、第１、第２のＭＯＳトラン
ジスタＱ１、Ｑ２のドレイン電流をＩ1 、Ｉ2 とし、バ
イポーラトランジスタＱ１３のベース電流をＩ3 とす
る。また、電流源２２、２１の電流値Ｉ02、Ｉ01の関係
は、上述した（１）式の条件とする。
【００１７】まず、立ち上がりの応答については、図３
に示す回路と同様である。すなわち、入力電圧Ｖｉが立
ち上がると、ＭＯＳトランジスタＱ１のゲート電圧Ｖ
Q1G が上昇するため、ドレイン電流Ｉ1 は（１）式から
Ｉ1 ＞Ｉ02となる。すると、Ｉ2 ＜Ｉ02となるため、ト
ランジスタＱ３のベース電流Ｉ3 が流れ、トランジスタ
Ｑ３が動作状態に入り、コンデンサＣに電荷が充電さ
れ、出力電圧Ｖｏが立ち上がり、Ｖｉ＝Ｖｏとなったと
ころで安定状態となる。このように立ち上がり応答時間
は図３に示す回路と同様に速いものとなる。
に示す回路と同様である。すなわち、入力電圧Ｖｉが立
ち上がると、ＭＯＳトランジスタＱ１のゲート電圧Ｖ
Q1G が上昇するため、ドレイン電流Ｉ1 は（１）式から
Ｉ1 ＞Ｉ02となる。すると、Ｉ2 ＜Ｉ02となるため、ト
ランジスタＱ３のベース電流Ｉ3 が流れ、トランジスタ
Ｑ３が動作状態に入り、コンデンサＣに電荷が充電さ
れ、出力電圧Ｖｏが立ち上がり、Ｖｉ＝Ｖｏとなったと
ころで安定状態となる。このように立ち上がり応答時間
は図３に示す回路と同様に速いものとなる。
【００１８】一方、入力電圧Ｖｉが立ち下がった時は、
ＭＯＳトランジスタＱ１のゲート電圧ＶQ1G が下がるた
め、ドレイン電流Ｉ1 は（１）式からＩ1 ＜Ｉ02とな
る。すると、Ｉ2 ＞Ｉ02となるため、トランジスタＱ１
３のベース電流Ｉ3 は逆方向に流れ、トランジスタＱ１
３のベース電圧ＶQ3B （すなわち、ＭＯＳトランジスタ
Ｑ２のドレイン電圧ＶQ2D ）は下がり、ＭＯＳトランジ
スタＱ２のドレイン−ソース電圧ＶQ2DSは少なくなる
が、トランジスタＱ２はＭＯＳトランジスタであるた
め、ゲート−ソース間でダイオード動作することはな
い。
ＭＯＳトランジスタＱ１のゲート電圧ＶQ1G が下がるた
め、ドレイン電流Ｉ1 は（１）式からＩ1 ＜Ｉ02とな
る。すると、Ｉ2 ＞Ｉ02となるため、トランジスタＱ１
３のベース電流Ｉ3 は逆方向に流れ、トランジスタＱ１
３のベース電圧ＶQ3B （すなわち、ＭＯＳトランジスタ
Ｑ２のドレイン電圧ＶQ2D ）は下がり、ＭＯＳトランジ
スタＱ２のドレイン−ソース電圧ＶQ2DSは少なくなる
が、トランジスタＱ２はＭＯＳトランジスタであるた
め、ゲート−ソース間でダイオード動作することはな
い。
【００１９】よって、ゲート電流を引くことがないた
め、コンデンサＣに充電された電荷を放電するための電
流は、第３の電流源２３の電流値Ｉ03しかないため、こ
の電流値Ｉ03を調整することにより、ホールド時間を設
定することができる。例えば、電荷の式Ｑ＝ＣＶにおい
て、Ｑ＝Ｉｔと置くことができるので、Ｖ＝１とした場
合は、ｔ＝Ｃ／Ｉとなり、ｔ＝１０μｓｅｃとしたけれ
ば、Ｃ＝１０ｐＦならＩ＝１μＡとすれば良い。なお、
Ｉ03＝０とすれば、ピーク値をホールドし続ける回路と
なる。
め、コンデンサＣに充電された電荷を放電するための電
流は、第３の電流源２３の電流値Ｉ03しかないため、こ
の電流値Ｉ03を調整することにより、ホールド時間を設
定することができる。例えば、電荷の式Ｑ＝ＣＶにおい
て、Ｑ＝Ｉｔと置くことができるので、Ｖ＝１とした場
合は、ｔ＝Ｃ／Ｉとなり、ｔ＝１０μｓｅｃとしたけれ
ば、Ｃ＝１０ｐＦならＩ＝１μＡとすれば良い。なお、
Ｉ03＝０とすれば、ピーク値をホールドし続ける回路と
なる。
【００２０】図２は、本実施の形態によるピークホール
ド回路の応答時間の特性例を示す説明図であり、図２
（Ａ）が入力電圧Ｖｉ、図２（Ｂ）が出力電圧Ｖｏを示
している。図２（Ｂ）に示す実線αが本例のピークホー
ルドの応答特性を示しており、破線βが図３に示す回路
の立ち下がり時の応答特性を示している。図示のよう
に、本実施の形態によるピークホールド回路において
は、立ち下がり時の応答特性を自在に制御でき、有効な
ピークホールド動作を得ることが可能となる。
ド回路の応答時間の特性例を示す説明図であり、図２
（Ａ）が入力電圧Ｖｉ、図２（Ｂ）が出力電圧Ｖｏを示
している。図２（Ｂ）に示す実線αが本例のピークホー
ルドの応答特性を示しており、破線βが図３に示す回路
の立ち下がり時の応答特性を示している。図示のよう
に、本実施の形態によるピークホールド回路において
は、立ち下がり時の応答特性を自在に制御でき、有効な
ピークホールド動作を得ることが可能となる。
【００２１】なお、以上の実施の形態では、バートンア
ンンプの第１、第２のトランジスタを構成するＦＥＴと
してＭＯＳトランジスタを用いた場合について説明した
が、本発明は、ＭＯＳ以外のＦＥＴにおいても同様に適
用し得るものである。
ンンプの第１、第２のトランジスタを構成するＦＥＴと
してＭＯＳトランジスタを用いた場合について説明した
が、本発明は、ＭＯＳ以外のＦＥＴにおいても同様に適
用し得るものである。
【００２２】
【発明の効果】以上説明したように本発明のピークホー
ルド回路では、バートンアンプの第１、第２のトランジ
スタをＦＥＴとし、その出力段に蓄電用コンデンサを挿
入するという簡易な構成により、入力電圧の立ち下がり
時における蓄電用コンデンサの放電を第２のＦＥＴ側で
阻止し、放電速度を遅延させて、容易にピークホールド
機能を得ることができる効果がある。
ルド回路では、バートンアンプの第１、第２のトランジ
スタをＦＥＴとし、その出力段に蓄電用コンデンサを挿
入するという簡易な構成により、入力電圧の立ち下がり
時における蓄電用コンデンサの放電を第２のＦＥＴ側で
阻止し、放電速度を遅延させて、容易にピークホールド
機能を得ることができる効果がある。
【図１】本発明の実施の形態におけるピークホールド回
路の構成例を示す回路図である。
路の構成例を示す回路図である。
【図２】図１に示すピークホールド回路の応答特性を示
す説明図である。
す説明図である。
【図３】図１に示すピークホールド回路の先行技術とな
る回路の構成例を示す回路図である。
る回路の構成例を示す回路図である。
Ｑ１……第１のＭＯＳトランジスタ、Ｑ２……第２のＭ
ＯＳトランジスタ、Ｑ１３……バイポーラトランジス
タ、２１、２２、２３……電流源、Ｃ……蓄電用コンデ
ンサ。
ＯＳトランジスタ、Ｑ１３……バイポーラトランジス
タ、２１、２２、２３……電流源、Ｃ……蓄電用コンデ
ンサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田辺 伸一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5J039 FF07 FF13 KK18 KK35 MM16
Claims (6)
- 【請求項１】 第１、第２のＦＥＴと、 前記第１、第２のＦＥＴのソースに共通に接続された第
１の電流源と、 前記第２のＦＥＴのドレインに接続された第２の電流源
と、 前記第２のＦＥＴのドレインと第２の電流源との接続点
にベースが接続されるとともに、前記第２のＦＥＴのゲ
ートにエミッタが接続されたバイポーラトランジスタ
と、 前記第２のＦＥＴのゲート及びバイポーラトランジスタ
のエミッタと基準電位との間に接続された蓄電用コンデ
ンサと、 を有することを特徴とするピークホールド回路。 - 【請求項２】 前記第１、第２のＦＥＴがＭＯＳトラン
ジスタであることを特徴とする請求項１記載のピークホ
ールド回路。 - 【請求項３】 前記第１のＦＥＴは、ドレインが基準電
位に接続され、ゲートが入力端子に接続されていること
を特徴とする請求項１記載のピークホールド回路。 - 【請求項４】 前記第２のＦＥＴのゲートとバイポーラ
トランジスタのエミッタと蓄電用コンデンサとの接続点
が出力端子及び第３の電流源に接続されていることを特
徴とする請求項１記載のピークホールド回路。 - 【請求項５】 前記第３の電流源の電流値を可変調整す
ることにより、前記蓄電用コンデンサの放電量を調整し
てピークホールド時間を可変調整することを特徴とする
請求項４記載のピークホールド回路。 - 【請求項６】 前記第２のＦＥＴのドレインが第２の電
流源を介して基準電位に接続されていることを特徴とす
る請求項１記載のピークホールド回路。
Priority Applications (1)
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|---|---|---|---|
| JP2001176485A JP2002368591A (ja) | 2001-06-12 | 2001-06-12 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001176485A JP2002368591A (ja) | 2001-06-12 | 2001-06-12 | ピークホールド回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2002368591A true JP2002368591A (ja) | 2002-12-20 |
Family
ID=19017464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001176485A Pending JP2002368591A (ja) | 2001-06-12 | 2001-06-12 | ピークホールド回路 |
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|---|---|
| JP (1) | JP2002368591A (ja) |
Citations (8)
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2001
- 2001-06-12 JP JP2001176485A patent/JP2002368591A/ja active Pending
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