JPH0122775B2 - - Google Patents
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- Publication number
- JPH0122775B2 JPH0122775B2 JP55016369A JP1636980A JPH0122775B2 JP H0122775 B2 JPH0122775 B2 JP H0122775B2 JP 55016369 A JP55016369 A JP 55016369A JP 1636980 A JP1636980 A JP 1636980A JP H0122775 B2 JPH0122775 B2 JP H0122775B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- circuit
- level
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 11
- 230000003111 delayed effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はインバータ回路に関するものである。
第１図にＮチヤンネルMOSトランジスタを使
い、ブートストラツプ回路１１０及びプツシユプ
ル回路１１１で構成される従来のインバータ回路
を示す。VINはインバータ回路の入力で、出力節
点１９である。第２図に第１図で示した回路にお
ける入力波形、及び内部の動作波形を示す。各ト
ランジスタの閾値電圧をVT、電源電圧をVCCとす
る。入力VINがハイ・レベルのとき、節点１７の
レベルは（VCC−VT）であり、節点１８、及び節
点１９は共にロー・レベルである。入力VINがロ
ー・レベルになると、トランジスタ１３、及びト
ランジスタ１５は遮断状態になり、節点１８はト
ランジスタ１２を通して充電され、そのレベルは
上昇する。節点１８のレベルがVT以上になると
トランジスタ１４が導通状態になり、節点１９は
トランジスタ１４を通して充電され、そのレベル
は上昇する。節点１８のレベル上昇はブートスト
ラツプ容量１６を通して節点１７に伝えられ、節
点１７のレベルが上昇しVCC以上のレベルとな
る。節点１７のレベルが（VCC＋VT）以上になる
と節点１８のレベルはVCCになり、従つて節点１
９のレベルの最終値は（VCC−VT）となる。
い、ブートストラツプ回路１１０及びプツシユプ
ル回路１１１で構成される従来のインバータ回路
を示す。VINはインバータ回路の入力で、出力節
点１９である。第２図に第１図で示した回路にお
ける入力波形、及び内部の動作波形を示す。各ト
ランジスタの閾値電圧をVT、電源電圧をVCCとす
る。入力VINがハイ・レベルのとき、節点１７の
レベルは（VCC−VT）であり、節点１８、及び節
点１９は共にロー・レベルである。入力VINがロ
ー・レベルになると、トランジスタ１３、及びト
ランジスタ１５は遮断状態になり、節点１８はト
ランジスタ１２を通して充電され、そのレベルは
上昇する。節点１８のレベルがVT以上になると
トランジスタ１４が導通状態になり、節点１９は
トランジスタ１４を通して充電され、そのレベル
は上昇する。節点１８のレベル上昇はブートスト
ラツプ容量１６を通して節点１７に伝えられ、節
点１７のレベルが上昇しVCC以上のレベルとな
る。節点１７のレベルが（VCC＋VT）以上になる
と節点１８のレベルはVCCになり、従つて節点１
９のレベルの最終値は（VCC−VT）となる。
以上の如く従来のブートストラツプ回路、及び
プツシユプル回路で構成されるインバータ回路で
は応答は早いが、出力のレベルが電源電圧よりト
ランジスタの閾値電圧分低くなるという欠点があ
つた。
プツシユプル回路で構成されるインバータ回路で
は応答は早いが、出力のレベルが電源電圧よりト
ランジスタの閾値電圧分低くなるという欠点があ
つた。
本発明の目的は出力レベルが高く応答速度の速
いインバータ回路を提供することにある。
いインバータ回路を提供することにある。
すなわち本発明は従来のブートストラツプ回路
及びプツシユプル回路で構成されるインバータ回
路に、更に第２のブートストラツプ回路、第２の
ブートストラツプ回路を制御する制御回路及び電
源と出力との間にトランスフアゲートを備えるこ
とにより、上記欠点を解消し、早い応答と、電源
電圧と同じ出力レベルを得ることが出来るインバ
ータ回路を提供するものである。
及びプツシユプル回路で構成されるインバータ回
路に、更に第２のブートストラツプ回路、第２の
ブートストラツプ回路を制御する制御回路及び電
源と出力との間にトランスフアゲートを備えるこ
とにより、上記欠点を解消し、早い応答と、電源
電圧と同じ出力レベルを得ることが出来るインバ
ータ回路を提供するものである。
本発明によるインバータ回路は、第１のブート
ストラツプ回路、プツシユプル回路、第２のブー
トストラツプ回路、第２のブートストラツプ回路
を制御する制御回路、及び出力と電源との間のト
ランスフアゲートとを含むものである。
ストラツプ回路、プツシユプル回路、第２のブー
トストラツプ回路、第２のブートストラツプ回路
を制御する制御回路、及び出力と電源との間のト
ランスフアゲートとを含むものである。
第２のブートストラツプ回路の出力でトランス
フアゲートを開くことにより、第１のブートスト
ラツプ回路、及びプツシユプル回路より構成され
るインバータ回路の出力が電源電圧と同じレベル
になるという効果が生じる。
フアゲートを開くことにより、第１のブートスト
ラツプ回路、及びプツシユプル回路より構成され
るインバータ回路の出力が電源電圧と同じレベル
になるという効果が生じる。
本発明によるインバータ回路のＮチヤンネル
MOSトランジスタを使つた実施例を第３図に示
す。
MOSトランジスタを使つた実施例を第３図に示
す。
VINは入力信号で、VCCは電源電圧である。第
１のブートストラツプ回路３２１、プツシユプル
回路３２２を、第２のブートストラツプ回路３２
３を、トランスフアゲート３２４、第２のブート
ストラツプ回路を制御する制御回路３２５がそれ
ぞれ設けられている。制御回路３２５は更にVIN
を入力とするV′IN生成回路５０と、インバータ回
路より構成される。また出力節点は３１７であ
る。V′IN生成回路５０は周知の遅延回路で構成で
きる。
１のブートストラツプ回路３２１、プツシユプル
回路３２２を、第２のブートストラツプ回路３２
３を、トランスフアゲート３２４、第２のブート
ストラツプ回路を制御する制御回路３２５がそれ
ぞれ設けられている。制御回路３２５は更にVIN
を入力とするV′IN生成回路５０と、インバータ回
路より構成される。また出力節点は３１７であ
る。V′IN生成回路５０は周知の遅延回路で構成で
きる。
第４図に第３図で示した回路の入力VINと内部
の動作波形を示す。
の動作波形を示す。
これらの図を用いて動作の説明をする。各トラ
ンジスタの閾値電圧をVT、電源電圧をVCCとし、
V′INのハイ・レベルはVCCと同じとする。
ンジスタの閾値電圧をVT、電源電圧をVCCとし、
V′INのハイ・レベルはVCCと同じとする。
VIN及びV′INがハイ・レベルのとき、節点３１
６、節点３１７、節点３１８、及び節点３１９は
ロー・レベルであり、節点３１５、及び節点３２
０のレベルは（VCC−VT）である。VINがロー・
レベルになると、トランジスタ３３、トランジス
タ３５、及びトランジスタ３７は遮断状態にな
り、VINより或る時間遅れてV′INがロー・レベル
になるとトランジスタ３１１は遮断状態になる。
節点３１６はトランジスタ３２を通して充電さ
れ、そのレベルは上昇する。節点３１６のレベル
が閾値電圧VT以上になるとトランジスタ３４、
及びトランジスタ３６が導通状態になり、節点３
１７、及び節点３１８はそれぞれトランジスタ３
４、及びトランジスタ３６を通して充電され、そ
れらの節点のレベルは上昇する。節点３１７のレ
ベルがVT以上になるとトランジスタ３１２が導
通状態になり、節点３２０がロー・レベルにな
り、トランジスタ３９は遮断状態になる。節点３
１６のレベル上昇はブートストラツプ容量３１３
を通して節点３１５が伝えられ、節点３１５のレ
ベルが上昇する。節点３１５のレベルが（VCC＋
VT）以上になると節点３１６のレベルはVCCにな
り、節点３１７、及び節点３１８のレベルは
（VCC−VT）になる。トランジスタ３９が遮断状
態になり、トランジスタ３８が導通状態になると
節点３１９はトランジスタ３８を通して充電さ
れ、そのレベルは上昇し、その上昇はブートスト
ラツプ容量を通して節点３１８に伝えられ、節点
３１８のレベルを更に上昇させる。節点３１８の
レベルがVT以上になるとトランジスタ３１０は
導通状態になるが、節点３１８のレベルが（VCC
＋VT）以上になると節点３１７のレベルはトラ
ンジスタ３１０を通して電源電圧VCCと同じにな
る。
６、節点３１７、節点３１８、及び節点３１９は
ロー・レベルであり、節点３１５、及び節点３２
０のレベルは（VCC−VT）である。VINがロー・
レベルになると、トランジスタ３３、トランジス
タ３５、及びトランジスタ３７は遮断状態にな
り、VINより或る時間遅れてV′INがロー・レベル
になるとトランジスタ３１１は遮断状態になる。
節点３１６はトランジスタ３２を通して充電さ
れ、そのレベルは上昇する。節点３１６のレベル
が閾値電圧VT以上になるとトランジスタ３４、
及びトランジスタ３６が導通状態になり、節点３
１７、及び節点３１８はそれぞれトランジスタ３
４、及びトランジスタ３６を通して充電され、そ
れらの節点のレベルは上昇する。節点３１７のレ
ベルがVT以上になるとトランジスタ３１２が導
通状態になり、節点３２０がロー・レベルにな
り、トランジスタ３９は遮断状態になる。節点３
１６のレベル上昇はブートストラツプ容量３１３
を通して節点３１５が伝えられ、節点３１５のレ
ベルが上昇する。節点３１５のレベルが（VCC＋
VT）以上になると節点３１６のレベルはVCCにな
り、節点３１７、及び節点３１８のレベルは
（VCC−VT）になる。トランジスタ３９が遮断状
態になり、トランジスタ３８が導通状態になると
節点３１９はトランジスタ３８を通して充電さ
れ、そのレベルは上昇し、その上昇はブートスト
ラツプ容量を通して節点３１８に伝えられ、節点
３１８のレベルを更に上昇させる。節点３１８の
レベルがVT以上になるとトランジスタ３１０は
導通状態になるが、節点３１８のレベルが（VCC
＋VT）以上になると節点３１７のレベルはトラ
ンジスタ３１０を通して電源電圧VCCと同じにな
る。
以上より本発明によれば応答の早さは従来のブ
ートストラツプ回路とプツシユプル回路で構成さ
れるインバータ回路のそれと同じで、出力レベル
は電源電圧と同じになるということである。
ートストラツプ回路とプツシユプル回路で構成さ
れるインバータ回路のそれと同じで、出力レベル
は電源電圧と同じになるということである。
第１図はＮ−MOSを用いた従来のブートスト
ラツプ・プツシユプル型インバータ回路を示す回
路図、第２図は第１図における入力波形と内部の
動作波形を示した図である。第３図は本発明によ
るインバータ回路のＮ−MOSを使つた実施例を
示した図である。第４図は第３図に示した回路に
おける入力波形と内部の動作波形を示した図であ
る。１１０はブートストラツプ回路を示し、１１
１はプツシユプル回路を示す。VINはインバータ
回路の入力、３１１，３２２，３２３，３２４及
び３２５はそれぞれ第１のブートストラツプ回
路、プツシユプル回路、第２のブートストラツプ
回路、トランスフアゲート、及び第２のブートス
トラツプ回路を制御する制御回路を示す。VINは
インバータ回路の入力である。
ラツプ・プツシユプル型インバータ回路を示す回
路図、第２図は第１図における入力波形と内部の
動作波形を示した図である。第３図は本発明によ
るインバータ回路のＮ−MOSを使つた実施例を
示した図である。第４図は第３図に示した回路に
おける入力波形と内部の動作波形を示した図であ
る。１１０はブートストラツプ回路を示し、１１
１はプツシユプル回路を示す。VINはインバータ
回路の入力、３１１，３２２，３２３，３２４及
び３２５はそれぞれ第１のブートストラツプ回
路、プツシユプル回路、第２のブートストラツプ
回路、トランスフアゲート、及び第２のブートス
トラツプ回路を制御する制御回路を示す。VINは
インバータ回路の入力である。
Claims (1)
- １ 入力信号を受けて該入力信号と逆相の第１の
信号を出力するブートストラツプ回路と、電源端
子と出力端子との間に接続されゲートに前記第１
の信号が印加された第１の電界効果トランジスタ
と、前記出力端子と接地端子との間に接続されゲ
ートに前記入力信号が印加された第２の電界効果
トランジスタと、前記入力信号が入力され該入力
信号の遅延信号を発生する遅延回路と、前記電源
端子と第１の節点との間に接続されゲートに前記
遅延信号が印加された第３の電界効果トランジス
タと、前記第１の節点と前記接地端子との間に接
続されゲートが前記出力端子に接続された第４の
電界効果トランジスタと、前記電源端子と第２の
節点との間に接続されゲートに前記第１の信号が
印加された第５の電界効果トランジスタと、前記
第２の節点と前記接地端子との間に接続されゲー
トに前記入力信号が印加された第６の電界効果ト
ランジスタと、前記電源端子と第３の節点との間
に接続されゲートが前記第２の節点に接続された
第７の電界効果トランジスタと、前記第３の節点
と前記接地端子との間に接続されゲートが前記第
１の節点に接続された第８の電界効果トランジス
タと、前記第２の節点と前記第３の節点との間に
接続されたブートストラツプ容量と、前記電源端
子と前記出力端子との間に接続されゲートが前記
第２の節点に接続された第９の電界効果トランジ
スタとを有するインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1636980A JPS56114439A (en) | 1980-02-13 | 1980-02-13 | Invertor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1636980A JPS56114439A (en) | 1980-02-13 | 1980-02-13 | Invertor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114439A JPS56114439A (en) | 1981-09-09 |
| JPH0122775B2 true JPH0122775B2 (ja) | 1989-04-27 |
Family
ID=11914386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1636980A Granted JPS56114439A (en) | 1980-02-13 | 1980-02-13 | Invertor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114439A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239399A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | 信号発生装置 |
| JP2541317B2 (ja) * | 1988-11-25 | 1996-10-09 | 三菱電機株式会社 | 半導体装置のための出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998955A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
-
1980
- 1980-02-13 JP JP1636980A patent/JPS56114439A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998955A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114439A (en) | 1981-09-09 |
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