JP2541317B2 - 半導体装置のための出力回路 - Google Patents
半導体装置のための出力回路Info
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- JP2541317B2 JP2541317B2 JP1223413A JP22341389A JP2541317B2 JP 2541317 B2 JP2541317 B2 JP 2541317B2 JP 1223413 A JP1223413 A JP 1223413A JP 22341389 A JP22341389 A JP 22341389A JP 2541317 B2 JP2541317 B2 JP 2541317B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置のための出力回路に関し、特
に、出力信号のレベルスィングが改善された半導体装置
のための出力回路に関する。
に、出力信号のレベルスィングが改善された半導体装置
のための出力回路に関する。
［従来の技術］ 第６図は、従来の半導体装置の出力回路を示す回路図
である。第６図を参照して、この出力回路は、電源Vcc
と接地との間に直列に接続されたNMOSトランジスタ１お
よび２を含む。トランジスタ１および２の共通接続点が
出力ノードを構成する。トランジスタ１はゲートが制御
信号φ１を受けるように接続され、一方、トランジスタ
２はゲートが制御信号φ２を受けるように接続される。
である。第６図を参照して、この出力回路は、電源Vcc
と接地との間に直列に接続されたNMOSトランジスタ１お
よび２を含む。トランジスタ１および２の共通接続点が
出力ノードを構成する。トランジスタ１はゲートが制御
信号φ１を受けるように接続され、一方、トランジスタ
２はゲートが制御信号φ２を受けるように接続される。
第７図は、第６図に示した出力回路の動作を説明する
ためのタイミング図である。第７図を参照して、第６図
に示した出力回路の動作について説明する。
ためのタイミング図である。第７図を参照して、第６図
に示した出力回路の動作について説明する。
時刻t1ないしt2において信号φ１が電源Vccレベルに
立上がる。したがって、出力ノードNoは、高インピーダ
ンス状態から高レベル（Vcc−Vth）にもたらされる。こ
こで、Vthはトランジスタ１のしきい電圧を示す。期間t
2ないしt5において出力ノードNoは電圧Vcc−Vthに保持
される。
立上がる。したがって、出力ノードNoは、高インピーダ
ンス状態から高レベル（Vcc−Vth）にもたらされる。こ
こで、Vthはトランジスタ１のしきい電圧を示す。期間t
2ないしt5において出力ノードNoは電圧Vcc−Vthに保持
される。
時刻t5ないしt6において信号φ１が立下がる。したが
って、トランジスタ１がオフするので、出力ノードNoは
再び高インピーダンス状態にもたらされる。時刻t7ない
しt8において信号φ２が立上がる。トランジスタ２はφ
２に応答してオンし、出力ノードNoが低レベルにもたら
される。
って、トランジスタ１がオフするので、出力ノードNoは
再び高インピーダンス状態にもたらされる。時刻t7ない
しt8において信号φ２が立上がる。トランジスタ２はφ
２に応答してオンし、出力ノードNoが低レベルにもたら
される。
［発明が解決しようとする課題］ 従来の出力回路は以上のように構成されているので、
時刻t2ないしt5において出力電圧Voutとして電源Vccレ
ベルよりも低いレベル（＝Vcc−Vth）しか得られなかっ
た。したがって、半導体装置において低い電源電圧Vcc
が適用される場合において、出力信号の十分な動作マー
ジンを得ることができなかった。
時刻t2ないしt5において出力電圧Voutとして電源Vccレ
ベルよりも低いレベル（＝Vcc−Vth）しか得られなかっ
た。したがって、半導体装置において低い電源電圧Vcc
が適用される場合において、出力信号の十分な動作マー
ジンを得ることができなかった。
この発明は、上記のような課題を解決するためになさ
れたもので、半導体装置のための出力回路において、出
力信号の動作マージンを改善することを目的とする。
れたもので、半導体装置のための出力回路において、出
力信号の動作マージンを改善することを目的とする。
［課題を解決するための手段］ この発明に係る半導体装置のための出力回路は、電源
電位を供給する電源手段と外部出力端子との間に並列に
接続された第１および第２のＮチャネルMOSトランジス
タを含む。第１および第２のＮチャネルMOSトランジス
タの制御電極はそれぞれ第１および第２の制御信号を受
けるように接続される。この出力回路は、さらに、半導
体装置から供給されるデータ信号に応答して、第１のＮ
チャネルMOSトランジスタを導通させる第１の制御信号
を発生させた後、電源電位の絶対値に第２のＮチャネル
MOSトランジスタのしきい値電圧を加えた値以上の電圧
の第２の制御信号を発生する制御信号発生手段を含む。
電位を供給する電源手段と外部出力端子との間に並列に
接続された第１および第２のＮチャネルMOSトランジス
タを含む。第１および第２のＮチャネルMOSトランジス
タの制御電極はそれぞれ第１および第２の制御信号を受
けるように接続される。この出力回路は、さらに、半導
体装置から供給されるデータ信号に応答して、第１のＮ
チャネルMOSトランジスタを導通させる第１の制御信号
を発生させた後、電源電位の絶対値に第２のＮチャネル
MOSトランジスタのしきい値電圧を加えた値以上の電圧
の第２の制御信号を発生する制御信号発生手段を含む。
［作用］ この発明における半導体装置のための出力回路では、
第１のＮチャネルMOSトランジスタが導通した後、第２
のＮチャネルMOSトランジスタの制御電極の電位が電源
電位の絶対値に第２のＮチャネルMOSトランジスタのし
きい値電圧を加えた値以上の電圧にされるので、外部出
力端子の出力信号レベルを電源電位にすることができ
る。したがって、より高速で十分なレベルの出力動作を
確保することができる。
第１のＮチャネルMOSトランジスタが導通した後、第２
のＮチャネルMOSトランジスタの制御電極の電位が電源
電位の絶対値に第２のＮチャネルMOSトランジスタのし
きい値電圧を加えた値以上の電圧にされるので、外部出
力端子の出力信号レベルを電源電位にすることができ
る。したがって、より高速で十分なレベルの出力動作を
確保することができる。
［発明の実施例］ 第１図は、この発明の一実施例を示す半導体装置のた
めの出力回路の回路図である。第１図を参照して、この
出力回路は、PMOSトランジスタ４およびNMOSトランジス
タ５によって構成されたCMOSインバータ９と、電源Vcc
と接地との間に直列に接続されたNMOSトランジスタ１お
よび２と、トランジスタ１と並列に接続されたNMOSトラ
ンジスタ３と、インバータ９の出力に接続されたNMOSト
ランジスタ11と、トランジスタ11とトランジスタ３のゲ
ートとの共通接続点に接続されたブートストラップのた
めのキャパシタ６とを含む。トランジスタ１はゲートが
制御信号φ１を受けるように接続され、一方、トランジ
スタ２はゲートが制御信号φ２を受けるように接続され
る。トランジスタ３はゲートがキャパシタ６を介して制
御信号φ３を受けるように接続される。インバータ９は
制御信号φ４に応答して動作する。制御信号φ１ないし
φ４は、半導体装置内のたとえばプリアンプ（図示せ
ず）から供給されるデータ信号φ０に基づいて、半導体
装置内の制御回路10によって発生される。この制御回路
10は、たとえば図示しない複数の遅延素子で構成され、
基礎となるデータ信号φ０をそれぞれ異なる複数段の遅
延素子を介して遅延させることにより、後述する第２図
に示すようなタイミングの４つの制御信号φ１ないしφ
４を任意に作成することができる。なお、この制御信号
の発生に際しては、基本的に制御信号φ１の立上がりが
制御信号φ３の立上がりよりも早ければよく、その他制
御信号の発生のタイミングについては特に制限されるこ
とはない。
めの出力回路の回路図である。第１図を参照して、この
出力回路は、PMOSトランジスタ４およびNMOSトランジス
タ５によって構成されたCMOSインバータ９と、電源Vcc
と接地との間に直列に接続されたNMOSトランジスタ１お
よび２と、トランジスタ１と並列に接続されたNMOSトラ
ンジスタ３と、インバータ９の出力に接続されたNMOSト
ランジスタ11と、トランジスタ11とトランジスタ３のゲ
ートとの共通接続点に接続されたブートストラップのた
めのキャパシタ６とを含む。トランジスタ１はゲートが
制御信号φ１を受けるように接続され、一方、トランジ
スタ２はゲートが制御信号φ２を受けるように接続され
る。トランジスタ３はゲートがキャパシタ６を介して制
御信号φ３を受けるように接続される。インバータ９は
制御信号φ４に応答して動作する。制御信号φ１ないし
φ４は、半導体装置内のたとえばプリアンプ（図示せ
ず）から供給されるデータ信号φ０に基づいて、半導体
装置内の制御回路10によって発生される。この制御回路
10は、たとえば図示しない複数の遅延素子で構成され、
基礎となるデータ信号φ０をそれぞれ異なる複数段の遅
延素子を介して遅延させることにより、後述する第２図
に示すようなタイミングの４つの制御信号φ１ないしφ
４を任意に作成することができる。なお、この制御信号
の発生に際しては、基本的に制御信号φ１の立上がりが
制御信号φ３の立上がりよりも早ければよく、その他制
御信号の発生のタイミングについては特に制限されるこ
とはない。
第２図は、第１図に示した出力回路の動作を説明する
ためのタイミング図である。第１図および第２図を参照
して、次に動作について説明する。
ためのタイミング図である。第１図および第２図を参照
して、次に動作について説明する。
時刻t1ないしt2において信号φ１が立上がる。トラン
ジスタ１は信号φ１に応答してオンするので、出力ノー
ドNoは電圧Vcc−Vthにもたらされる。一方、トランジス
タ５は信号φ４に応答してオンするので、トランジスタ
３のゲートは接地レベルにもたらされる。
ジスタ１は信号φ１に応答してオンするので、出力ノー
ドNoは電圧Vcc−Vthにもたらされる。一方、トランジス
タ５は信号φ４に応答してオンするので、トランジスタ
３のゲートは接地レベルにもたらされる。
時刻t3ないしt4において信号φ３がVccレベルに立上
がり、信号φ４が接地レベルに立下がる。トランジスタ
３のゲートはキャパシタ６に与えられた信号φ３による
ブートストラップ効果によりVcc＋Vth以上の電圧（以下
これをVcc＋αとして示す）にもたらされる。したがっ
て、時刻t3ないしt4において出力電圧Voutが電圧Vccま
で再び上昇する。その結果、時刻t4の後に改善された電
圧レベルVccを有する出力電圧Voutが得られる。
がり、信号φ４が接地レベルに立下がる。トランジスタ
３のゲートはキャパシタ６に与えられた信号φ３による
ブートストラップ効果によりVcc＋Vth以上の電圧（以下
これをVcc＋αとして示す）にもたらされる。したがっ
て、時刻t3ないしt4において出力電圧Voutが電圧Vccま
で再び上昇する。その結果、時刻t4の後に改善された電
圧レベルVccを有する出力電圧Voutが得られる。
第３図は、この発明の別の実施例を示す半導体装置の
ための出力回路を示す回路図である。第３図を参照し
て、第１図に示した出力回路と比較して異なる点は次の
とおりである。すなわち、トランジスタ４および５によ
って構成されたインバータ９の電源電圧として、Vcc＋V
th以上の電圧VBが電圧供給源13により供給されることで
ある。加えて、制御信号φ４の変わりに反転された制御
信号▲▼がインバータ９に与えられる。電圧供給源
13を設けたことにより、ブートストラップのためのキャ
パシタ６および制御信号φ３が不要となる。必要な制御
信号は制御回路11により供給される。
ための出力回路を示す回路図である。第３図を参照し
て、第１図に示した出力回路と比較して異なる点は次の
とおりである。すなわち、トランジスタ４および５によ
って構成されたインバータ９の電源電圧として、Vcc＋V
th以上の電圧VBが電圧供給源13により供給されることで
ある。加えて、制御信号φ４の変わりに反転された制御
信号▲▼がインバータ９に与えられる。電圧供給源
13を設けたことにより、ブートストラップのためのキャ
パシタ６および制御信号φ３が不要となる。必要な制御
信号は制御回路11により供給される。
動作において、信号φ１が立上がる前は信号▲▼
が高レベルであるので、トランジスタ５がオンする。し
たがって、トランジスタ３のゲートが接地レベルにもた
らされる。信号φ１がVccレベルに立上がると、ノードN
oはVcc−Vthにもたらされる。しかしながら、すぐにト
ランジスタ４が低レベルの信号▲▼に応答してオン
するので、トランジスタ３のゲートに電圧供給源13によ
り電圧VBが与えられる。その結果トランジスタ３はVcc
レベルの電圧をノードNoに与えることになる。すなわ
ち、電源電圧Vccレベルの出力電圧Voutが得られる。
が高レベルであるので、トランジスタ５がオンする。し
たがって、トランジスタ３のゲートが接地レベルにもた
らされる。信号φ１がVccレベルに立上がると、ノードN
oはVcc−Vthにもたらされる。しかしながら、すぐにト
ランジスタ４が低レベルの信号▲▼に応答してオン
するので、トランジスタ３のゲートに電圧供給源13によ
り電圧VBが与えられる。その結果トランジスタ３はVcc
レベルの電圧をノードNoに与えることになる。すなわ
ち、電源電圧Vccレベルの出力電圧Voutが得られる。
第４図は、この発明のさらに別の実施例を示す半導体
装置のための出力回路の回路図である。第４図を参照し
て、この出力回路は第１図に示した回路と比較して次の
点が異なる。すなわち、第１図に示したインバータ９の
代わりに、トランジスタ３のゲートにNMOSトランジスタ
８が接続される。トランジスタ８を介してトランジスタ
３のゲートに電源電圧Vccまたは制御信号φ５（信号φ
５は信号φ１と同相で、かつ、Vccレベルに立上がる信
号）が与えられる。トランジスタ８はゲートが信号φ１
を受けるように接続される。
装置のための出力回路の回路図である。第４図を参照し
て、この出力回路は第１図に示した回路と比較して次の
点が異なる。すなわち、第１図に示したインバータ９の
代わりに、トランジスタ３のゲートにNMOSトランジスタ
８が接続される。トランジスタ８を介してトランジスタ
３のゲートに電源電圧Vccまたは制御信号φ５（信号φ
５は信号φ１と同相で、かつ、Vccレベルに立上がる信
号）が与えられる。トランジスタ８はゲートが信号φ１
を受けるように接続される。
第５図は、第４図に示した出力回路の動作を説明する
ためのタイミング図である。第４図および第５図を参照
して、次に動作について説明する。
ためのタイミング図である。第４図および第５図を参照
して、次に動作について説明する。
時刻t1ないしt3において信号φ１が立上がる。したが
って、トランジスタ１が信号φ１に応答してオンするの
で、出力ノードNoはVcc−Vthレベルにもたらされる。一
方、トランジスタ８も信号φ１に応答してオンするの
で、ノード７もVcc−Vthレベルにもたらされる。
って、トランジスタ１が信号φ１に応答してオンするの
で、出力ノードNoはVcc−Vthレベルにもたらされる。一
方、トランジスタ８も信号φ１に応答してオンするの
で、ノード７もVcc−Vthレベルにもたらされる。
時刻t3ないしt4において信号φ３がVccレベルに立上
がる。したがって、信号φ３が与えられたキャパシタ６
によるブートストラップ効果により、ノード７がVcc−V
th＋α（＞Vcc＋Vth）にもたらされる。このように、ノ
ード７、すなわち、トランジスタ３のゲートがVcc＋Vth
以上の電圧にもたらされるので、トランジスタ３がオン
した後ノードNoを電源電圧Vccレベルにもたらすことが
できる。その結果、電源電圧Vccレベルの出力電圧Vout
が得られる。
がる。したがって、信号φ３が与えられたキャパシタ６
によるブートストラップ効果により、ノード７がVcc−V
th＋α（＞Vcc＋Vth）にもたらされる。このように、ノ
ード７、すなわち、トランジスタ３のゲートがVcc＋Vth
以上の電圧にもたらされるので、トランジスタ３がオン
した後ノードNoを電源電圧Vccレベルにもたらすことが
できる。その結果、電源電圧Vccレベルの出力電圧Vout
が得られる。
［発明の効果］ 以上のように、この発明によれば、外部出力端子を駆
動する第１のＮチャネルMOSトランジスタと並列に接続
された第２のＮチャネルMOSトランジスタの制御電極
に、データ信号に応答して電源電位の絶対値に第２のＮ
チャネルMOSトランジスタのしきい値電圧を加えた値以
上の電圧値を有する制御信号を印加することにより、外
部出力信号のレベルスイングが改善される。
動する第１のＮチャネルMOSトランジスタと並列に接続
された第２のＮチャネルMOSトランジスタの制御電極
に、データ信号に応答して電源電位の絶対値に第２のＮ
チャネルMOSトランジスタのしきい値電圧を加えた値以
上の電圧値を有する制御信号を印加することにより、外
部出力信号のレベルスイングが改善される。
第１図は、この発明の一実施例を示す半導体装置の出力
回路の回路図である。第２図は、第１図に示した回路の
動作を説明するためのタイミング図である。第３図は、
この発明の別の実施例を示す出力回路の回路図である。
第４図は、この発明のさらに別の実施例を示す出力回路
の回路図である。第５図は、第４図に示した回路の動作
を説明するためのタイミング図である。第６図は、従来
の半導体装置の出力回路の回路図である。第７図は、第
６図に示した回路の動作を説明するためのタイミング図
である。 図において、９はCMOSインバータ、10および11は制御回
路、13は電圧供給源である。
回路の回路図である。第２図は、第１図に示した回路の
動作を説明するためのタイミング図である。第３図は、
この発明の別の実施例を示す出力回路の回路図である。
第４図は、この発明のさらに別の実施例を示す出力回路
の回路図である。第５図は、第４図に示した回路の動作
を説明するためのタイミング図である。第６図は、従来
の半導体装置の出力回路の回路図である。第７図は、第
６図に示した回路の動作を説明するためのタイミング図
である。 図において、９はCMOSインバータ、10および11は制御回
路、13は電圧供給源である。
Claims (2)
- 【請求項１】半導体装置の出力回路であって、 電源電位を供給する電源手段と、 外部出力端子と、 前記電源手段と前記外部出力端子との間に接続された導
通経路と、第１の制御信号を受ける制御電極とを有する
第１のＮチャネルMOSトランジスタと、 前記電源手段と前記外部出力端子との間に前記第１のＮ
チャネルMOSトランジスタの導通経路と並列に接続され
た導通経路と、第２の制御信号を受ける制御電極とを有
する第２のＮチャネルMOSトランジスタと、 前記半導体装置から供給されるデータ信号に応答して、
前記第１のＮチャネルMOSトランジスタを導通させる前
記第１の制御信号を発生させた後、前記電源電位の絶対
値に前記第２のＮチャネルMOSトランジスタのしきい値
電圧を加えた値以上の電圧の前記第２の制御信号を発生
する制御信号発生手段とを備えた、出力回路。 - 【請求項２】前記制御信号発生手段は、 前記データ信号に応答して、前記第１の制御信号よりも
遅れて第３の制御信号を発生する手段と、 前記第３の制御信号に応答して前記第２の制御信号の電
圧を前記電源電位の絶対値に前記第２のＮチャネルMOS
トランジスタのしきい値電圧を加えた値以上の電圧に上
昇させるブートストラップ手段とを含む、請求項１に記
載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223413A JP2541317B2 (ja) | 1988-11-25 | 1989-08-30 | 半導体装置のための出力回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-299137 | 1988-11-25 | ||
| JP29913788 | 1988-11-25 | ||
| JP1223413A JP2541317B2 (ja) | 1988-11-25 | 1989-08-30 | 半導体装置のための出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230818A JPH02230818A (ja) | 1990-09-13 |
| JP2541317B2 true JP2541317B2 (ja) | 1996-10-09 |
Family
ID=26525456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223413A Expired - Lifetime JP2541317B2 (ja) | 1988-11-25 | 1989-08-30 | 半導体装置のための出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541317B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457924U (ja) * | 1990-09-25 | 1992-05-19 | ||
| JP2570984B2 (ja) * | 1993-10-06 | 1997-01-16 | 日本電気株式会社 | 出力回路 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
| JPS56114439A (en) * | 1980-02-13 | 1981-09-09 | Nec Corp | Invertor circuit |
| JPS58215823A (ja) * | 1982-06-09 | 1983-12-15 | Mitsubishi Electric Corp | ドライバ−回路 |
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS61262319A (ja) * | 1985-05-16 | 1986-11-20 | Seiko Instr & Electronics Ltd | 半導体集積回路装置 |
| JPS6230419A (ja) * | 1985-08-01 | 1987-02-09 | Nec Corp | 出力回路 |
| JPS62230217A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
-
1989
- 1989-08-30 JP JP1223413A patent/JP2541317B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
| JPS56114439A (en) * | 1980-02-13 | 1981-09-09 | Nec Corp | Invertor circuit |
| JPS58215823A (ja) * | 1982-06-09 | 1983-12-15 | Mitsubishi Electric Corp | ドライバ−回路 |
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS61262319A (ja) * | 1985-05-16 | 1986-11-20 | Seiko Instr & Electronics Ltd | 半導体集積回路装置 |
| JPS6230419A (ja) * | 1985-08-01 | 1987-02-09 | Nec Corp | 出力回路 |
| JPS62230217A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02230818A (ja) | 1990-09-13 |
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