JPS622729B2 - - Google Patents
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- JPS622729B2 JPS622729B2 JP54166924A JP16692479A JPS622729B2 JP S622729 B2 JPS622729 B2 JP S622729B2 JP 54166924 A JP54166924 A JP 54166924A JP 16692479 A JP16692479 A JP 16692479A JP S622729 B2 JPS622729 B2 JP S622729B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、電界効果トランジスタで構成された
構造が簡単で、高感度に入力信号を検出し、高速
に増幅された出力を得ることのできる半導体増幅
回路に関する。
構造が簡単で、高感度に入力信号を検出し、高速
に増幅された出力を得ることのできる半導体増幅
回路に関する。
従来、この種の回路では例えば第１図に示すよ
うに、３個の電界効果トランジスタＱ１，Ｑ２，
Ｑ３と制御回路が使われ、Ｑ１のドレインを第１
の直流電源ＶDDに接続し、Ｑ１のソースとＱ２の
ドレインを接続して第１の節点Ｎ１とし、Ｑ２の
ソースとＱ３のドレインを接続して第２の節点Ｎ
２とし、Ｑ３のソースを第２の直流電源ＶSSに接
続し、Ｑ２のゲートと制御回路の一端を接続して
ここに第１の入力信号Ｓ１を入力しここを第５の
節点Ｎ５とし、Ｑ３のゲートと制御回路の他端を
接続して第１の入力信号の相補信号である第２の
入力信号Ｓ２を入力しかつここを第４の節点Ｎ４
とし、Ｎ２から出力を得る構成となつている。こ
の従来の半導体増幅回路の動作を説明するため電
界効果トランジスタは全てＮチヤンネル型である
とし、ＶDD端子にはＶSS端子より高電圧が印加さ
れ、各部の電圧はＶSS端子を基準として表わすこ
ととする。この種の回路ではＮ４，Ｎ５をあらか
じめ同じ高電位に充電しておく。動作時にＳ１，
Ｓ２によりＮ４，Ｎ５に電位差が生じると、φ１
クロツクにより制御回路を駆動してＮ４，Ｎ５の
電位差を増幅して一方を低電位に下げＱ２，Ｑ３
の一方を非導通状態にして適当な時期にφ２クロ
ツクを高電位にしてＱ１を導通状態にし出力を得
ていた（Ｑ２が非導通なら出力は低電位、Ｑ３が
非導通なら出力は高電位；またこのときφ２は動
作時に高電位であるクロツクならどのようなもの
でもよい）。
うに、３個の電界効果トランジスタＱ１，Ｑ２，
Ｑ３と制御回路が使われ、Ｑ１のドレインを第１
の直流電源ＶDDに接続し、Ｑ１のソースとＱ２の
ドレインを接続して第１の節点Ｎ１とし、Ｑ２の
ソースとＱ３のドレインを接続して第２の節点Ｎ
２とし、Ｑ３のソースを第２の直流電源ＶSSに接
続し、Ｑ２のゲートと制御回路の一端を接続して
ここに第１の入力信号Ｓ１を入力しここを第５の
節点Ｎ５とし、Ｑ３のゲートと制御回路の他端を
接続して第１の入力信号の相補信号である第２の
入力信号Ｓ２を入力しかつここを第４の節点Ｎ４
とし、Ｎ２から出力を得る構成となつている。こ
の従来の半導体増幅回路の動作を説明するため電
界効果トランジスタは全てＮチヤンネル型である
とし、ＶDD端子にはＶSS端子より高電圧が印加さ
れ、各部の電圧はＶSS端子を基準として表わすこ
ととする。この種の回路ではＮ４，Ｎ５をあらか
じめ同じ高電位に充電しておく。動作時にＳ１，
Ｓ２によりＮ４，Ｎ５に電位差が生じると、φ１
クロツクにより制御回路を駆動してＮ４，Ｎ５の
電位差を増幅して一方を低電位に下げＱ２，Ｑ３
の一方を非導通状態にして適当な時期にφ２クロ
ツクを高電位にしてＱ１を導通状態にし出力を得
ていた（Ｑ２が非導通なら出力は低電位、Ｑ３が
非導通なら出力は高電位；またこのときφ２は動
作時に高電位であるクロツクならどのようなもの
でもよい）。
このような半導体回路では、制御回路の感度以
上にＮ４，Ｎ５の電位差が出来てから外部クロツ
クφ１を高電位にしなければならず、このタイミ
ングにある程度余裕を持たせなければ誤動作する
可能性があり、これが出力を得るまでの時間を増
大させる原因の一つとなつていた。
上にＮ４，Ｎ５の電位差が出来てから外部クロツ
クφ１を高電位にしなければならず、このタイミ
ングにある程度余裕を持たせなければ誤動作する
可能性があり、これが出力を得るまでの時間を増
大させる原因の一つとなつていた。
従つて本発明は従来の技術の上記欠点を改善す
るもので、入力信号の電位差に従つて自動的に制
御回路を駆動することを基本とし、その特徴は、
第１の電界効果トランジスタＱ１のドレインが第
１の直流電源ＶDDに接続され、該トランジスタＱ
１のゲートに適当なクロツクφ２が接続され、該
トランジスタＱ１のソースと第２の電界効果トラ
ンジスタＱ２のドレインと制御回路のコントロー
ル端子を接続して第１の節点Ｎ１とし、第２のト
ランジスタＱ２のソースと第３の電界効果トラン
ジスタＱ３のドレインを接続して第２の節点Ｎ２
とし、第３のトランジスタＱ３のソースを第２の
直流電源ＶSSに接続し、第２のトランジスタＱ２
のゲートと制御回路の一端とに第１の入力信号Ｓ
１を接続し、第３のトランジスタＱ３のゲートと
制御回路の他端とに第１の入力信号Ｓ１の相補信
号である第２の入力信号Ｓ２を接続し、制御回路
は、ゲートが第１の入力信号Ｓ１に接続され、ド
レインが第２の入力信号Ｓ２に接続される第６の
電界効果トランジスタＱ６と、ゲートが第２の入
力信号Ｓ２に接続され、ドレインが第１の入力信
号Ｓ１に接続される第７の電界効果トランジスタ
Ｑ７と、ゲートがコントロール端子として第１の
節点Ｎ１に接続され、ドレインが第６，第７のト
ランジスタＱ６，Ｑ７のソースに接続され、ソー
スが第２の直流電源ＶSSに接続される第８の電界
効果トランジスタＱ８とから構成し、上記第１の
節点Ｎ１の電圧で制御回路を駆動して第１の入力
信号Ｓ１と第２の入力信号Ｓ２のレベルを増幅す
ることにより、上記第２の節点Ｎ２から増幅され
た出力信号を得るごとき半導体増幅回路にある。
るもので、入力信号の電位差に従つて自動的に制
御回路を駆動することを基本とし、その特徴は、
第１の電界効果トランジスタＱ１のドレインが第
１の直流電源ＶDDに接続され、該トランジスタＱ
１のゲートに適当なクロツクφ２が接続され、該
トランジスタＱ１のソースと第２の電界効果トラ
ンジスタＱ２のドレインと制御回路のコントロー
ル端子を接続して第１の節点Ｎ１とし、第２のト
ランジスタＱ２のソースと第３の電界効果トラン
ジスタＱ３のドレインを接続して第２の節点Ｎ２
とし、第３のトランジスタＱ３のソースを第２の
直流電源ＶSSに接続し、第２のトランジスタＱ２
のゲートと制御回路の一端とに第１の入力信号Ｓ
１を接続し、第３のトランジスタＱ３のゲートと
制御回路の他端とに第１の入力信号Ｓ１の相補信
号である第２の入力信号Ｓ２を接続し、制御回路
は、ゲートが第１の入力信号Ｓ１に接続され、ド
レインが第２の入力信号Ｓ２に接続される第６の
電界効果トランジスタＱ６と、ゲートが第２の入
力信号Ｓ２に接続され、ドレインが第１の入力信
号Ｓ１に接続される第７の電界効果トランジスタ
Ｑ７と、ゲートがコントロール端子として第１の
節点Ｎ１に接続され、ドレインが第６，第７のト
ランジスタＱ６，Ｑ７のソースに接続され、ソー
スが第２の直流電源ＶSSに接続される第８の電界
効果トランジスタＱ８とから構成し、上記第１の
節点Ｎ１の電圧で制御回路を駆動して第１の入力
信号Ｓ１と第２の入力信号Ｓ２のレベルを増幅す
ることにより、上記第２の節点Ｎ２から増幅され
た出力信号を得るごとき半導体増幅回路にある。
本発明の別の特徴は、
第１の電界効果トランジスタＱ１のドレインが
第１の直流電源ＶDDに接続され、該トランジスタ
Ｑ１のゲートに適当なクロツクφ２が接続され、
該トランジスタＱ１のソースと第２の電界効果ト
ランジスタＱ２のドレイン及び第４の電界効果ト
ランジスタＱ４のドレインと制御回路のコントロ
ール端子を接続して第１の節点Ｎ１とし、第２の
トランジスタＱ２のソースと第３の電界効果トラ
ンジスタＱ３のドレインを接続して第２の節点Ｎ
２とし、第３のトランジスタＱ３のソースと第５
の電界効果トランジスタＱ５のソースを第２の直
流電源ＶSSに接続し、第２のトランジスタＱ２の
ゲートと制御回路の一端とに第１の入力信号Ｓ１
を接続し、第４のトランジスタＱ４のゲートと制
御回路の他端とに第１の入力信号Ｓ１の相補信号
である第２の入力信号Ｓ２を接続し、第４のトラ
ンジスタＱ４のソースと第５のトランジスタＱ５
のドレインとを接続して第３の節点Ｎ３とし、上
記第５のトランジスタＱ５のゲートに上記第１の
入力信号Ｓ１又はこれと同相の信号を接続し、上
記第３のトランジスタＱ３のゲートに上記第２の
入力信号Ｓ２又はこれと同相の信号を接続し、制
御回路は、ゲートが第１の入力信号Ｓ１に接続さ
れ、ドレインが第２の入力信号Ｓ２に接続される
第６の電界効果トランジスタＱ６と、ゲートが第
２の入力信号Ｓ２に接続され、ドレインが第１の
入力信号Ｓ１に接続される第７の電界効果トラン
ジスタＱ７と、ゲートがコントロール端子として
第１の節点Ｎ１に接続され、ドレインが第６，第
７のトランジスタＱ６，Ｑ７のソースに接続さ
れ、ソースが第２の直流電源ＶSSに接続される第
８の電界効果トランジスタＱ８とから構成し、上
記第１の節点Ｎ１の電圧で制御回路を駆動して第
１の入力信号Ｓ１と第２の入力信号Ｓ２のレベル
を増幅することにより上記第２の節点Ｎ２と第３
の節点Ｎ３とから増幅された相補的な出力信号を
得るごとき半導体増幅回路にある。
第１の直流電源ＶDDに接続され、該トランジスタ
Ｑ１のゲートに適当なクロツクφ２が接続され、
該トランジスタＱ１のソースと第２の電界効果ト
ランジスタＱ２のドレイン及び第４の電界効果ト
ランジスタＱ４のドレインと制御回路のコントロ
ール端子を接続して第１の節点Ｎ１とし、第２の
トランジスタＱ２のソースと第３の電界効果トラ
ンジスタＱ３のドレインを接続して第２の節点Ｎ
２とし、第３のトランジスタＱ３のソースと第５
の電界効果トランジスタＱ５のソースを第２の直
流電源ＶSSに接続し、第２のトランジスタＱ２の
ゲートと制御回路の一端とに第１の入力信号Ｓ１
を接続し、第４のトランジスタＱ４のゲートと制
御回路の他端とに第１の入力信号Ｓ１の相補信号
である第２の入力信号Ｓ２を接続し、第４のトラ
ンジスタＱ４のソースと第５のトランジスタＱ５
のドレインとを接続して第３の節点Ｎ３とし、上
記第５のトランジスタＱ５のゲートに上記第１の
入力信号Ｓ１又はこれと同相の信号を接続し、上
記第３のトランジスタＱ３のゲートに上記第２の
入力信号Ｓ２又はこれと同相の信号を接続し、制
御回路は、ゲートが第１の入力信号Ｓ１に接続さ
れ、ドレインが第２の入力信号Ｓ２に接続される
第６の電界効果トランジスタＱ６と、ゲートが第
２の入力信号Ｓ２に接続され、ドレインが第１の
入力信号Ｓ１に接続される第７の電界効果トラン
ジスタＱ７と、ゲートがコントロール端子として
第１の節点Ｎ１に接続され、ドレインが第６，第
７のトランジスタＱ６，Ｑ７のソースに接続さ
れ、ソースが第２の直流電源ＶSSに接続される第
８の電界効果トランジスタＱ８とから構成し、上
記第１の節点Ｎ１の電圧で制御回路を駆動して第
１の入力信号Ｓ１と第２の入力信号Ｓ２のレベル
を増幅することにより上記第２の節点Ｎ２と第３
の節点Ｎ３とから増幅された相補的な出力信号を
得るごとき半導体増幅回路にある。
以下図面により本発明の実施例を詳細に説明す
る。
る。
第２図に本発明の第１の実施例を示す。本実施
例においては第１図に示した制御回路を電界効果
トランジスタＱ６，Ｑ７，Ｑ８により構成し、Ｑ
６のドレインとＱ７のゲートをＮ４に接続し、Ｑ
７のドレインとＱ６のゲートをＮ５に接続し、Ｑ
６のソースとＱ７のソースとＱ８のドレインを相
互に接続し、Ｑ８のソースをＶSSに接続し、Ｑ８
のゲートをコントロール端子として、Ｎ１に接続
する構成とする。本例も第１図と同様、電界効果
トランジスタは全てＮ型であり、ＶSSに供給され
る電位を基準とし、ＶDDには正の電位が供給され
ているとして動作を説明する（電界効果トランジ
スタがＰ型であつても実際にはさしつかえな
い）。
例においては第１図に示した制御回路を電界効果
トランジスタＱ６，Ｑ７，Ｑ８により構成し、Ｑ
６のドレインとＱ７のゲートをＮ４に接続し、Ｑ
７のドレインとＱ６のゲートをＮ５に接続し、Ｑ
６のソースとＱ７のソースとＱ８のドレインを相
互に接続し、Ｑ８のソースをＶSSに接続し、Ｑ８
のゲートをコントロール端子として、Ｎ１に接続
する構成とする。本例も第１図と同様、電界効果
トランジスタは全てＮ型であり、ＶSSに供給され
る電位を基準とし、ＶDDには正の電位が供給され
ているとして動作を説明する（電界効果トランジ
スタがＰ型であつても実際にはさしつかえな
い）。
あらかじめＮ４，Ｎ５は高電位に充電してお
き、適当な時期にφ２を高電位にする（φ２を高
電位にする時期はＮ４，Ｎ５に電位差ができる以
前であつても又は以後であつてもよい）。この状
態ではＱ１，Ｑ２，Ｑ３は全て導通状態であり、
Ｑ１，Ｑ２，Ｑ３のベータ比によりＮ２の電圧が
決定する（φ２，Ｎ４，Ｎ５とも充分高電圧の状
態ではＮ２が低電位となるようにＱ１，Ｑ２，Ｑ
３のベータ比を決定しておく）。次にＳ１，Ｓ２
によりＮ４，Ｎ５に電位差が生じると（例えば
（Ｎ５の電圧）＞（Ｎ４の電圧）とする），Ｑ３の導
電率が低下することにより、Ｎ２，Ｎ１の電位が
上昇する。Ｎ４，Ｎ５の電位差が制御回路の感度
以上になつた時点でＮ１の電圧によりＱ８を導通
状態にし制御回路を駆動させてＮ４，Ｎ５の電位
差を増幅させる。ここでＮ４，Ｎ５の電位差が制
御回路の感度以上になつた時点で、Ｎ１の電位が
Ｑ８の閾値電圧になるようにＱ１，Ｑ２，Ｑ３の
ベータ比を設定しておく。これによりＱ３の導電
率はますます低下し、Ｎ１の電位がさらに上昇す
るため制御回路によるＮ４，Ｎ５の電位差の増幅
作用は促進され、この過程を繰り返すことにより
最終的にＮ４が低電位となりＱ３が非導通状態と
なつて、Ｎ２（出力端子）が高電位に設定され
る。（Ｎ４の電圧）＞（Ｎ５の電圧）の場合にはＱ
２が非導通状態となつてＮ２は低電位に設定され
る。
き、適当な時期にφ２を高電位にする（φ２を高
電位にする時期はＮ４，Ｎ５に電位差ができる以
前であつても又は以後であつてもよい）。この状
態ではＱ１，Ｑ２，Ｑ３は全て導通状態であり、
Ｑ１，Ｑ２，Ｑ３のベータ比によりＮ２の電圧が
決定する（φ２，Ｎ４，Ｎ５とも充分高電圧の状
態ではＮ２が低電位となるようにＱ１，Ｑ２，Ｑ
３のベータ比を決定しておく）。次にＳ１，Ｓ２
によりＮ４，Ｎ５に電位差が生じると（例えば
（Ｎ５の電圧）＞（Ｎ４の電圧）とする），Ｑ３の導
電率が低下することにより、Ｎ２，Ｎ１の電位が
上昇する。Ｎ４，Ｎ５の電位差が制御回路の感度
以上になつた時点でＮ１の電圧によりＱ８を導通
状態にし制御回路を駆動させてＮ４，Ｎ５の電位
差を増幅させる。ここでＮ４，Ｎ５の電位差が制
御回路の感度以上になつた時点で、Ｎ１の電位が
Ｑ８の閾値電圧になるようにＱ１，Ｑ２，Ｑ３の
ベータ比を設定しておく。これによりＱ３の導電
率はますます低下し、Ｎ１の電位がさらに上昇す
るため制御回路によるＮ４，Ｎ５の電位差の増幅
作用は促進され、この過程を繰り返すことにより
最終的にＮ４が低電位となりＱ３が非導通状態と
なつて、Ｎ２（出力端子）が高電位に設定され
る。（Ｎ４の電圧）＞（Ｎ５の電圧）の場合にはＱ
２が非導通状態となつてＮ２は低電位に設定され
る。
このように第１の実施例の場合、Ｎ４，Ｎ５の
電位差により制御回路の駆動を自動的に制御する
形式であるため高感度であり、従来のもののよう
に特別な余裕を持たせないで制御回路を駆動して
も誤動作する可能性がないため高速であり、しか
も内部ノードによりこの駆動を行なうので駆動ク
ロツク数も少ない。
電位差により制御回路の駆動を自動的に制御する
形式であるため高感度であり、従来のもののよう
に特別な余裕を持たせないで制御回路を駆動して
も誤動作する可能性がないため高速であり、しか
も内部ノードによりこの駆動を行なうので駆動ク
ロツク数も少ない。
第３図に本発明の第２の実施例を示す。第１の
実施例と同様にＮ１の電位を使つて制御回路によ
る促進作用を制御する形式であるが、第１の実施
例との異差は、さらに電界効果トランジスタＱ
４，Ｑ５を付加し、Ｑ４のドレインをＮ１に接続
し、Ｑ４のソースとＱ５のドレインを接続して第
３の節点Ｎ３とし、Ｑ４のゲートをＮ４に接続
し、Ｑ３のゲートをＮ４，又はＮ４と同相の電位
を有する信号Ｓ２′に接続し、Ｑ５のゲートをＮ
５、又はＮ５と同相の電位を有する信号Ｓ１′に
接続して、Ｎ２，Ｎ３から相補的な出力を得る点
にある。
実施例と同様にＮ１の電位を使つて制御回路によ
る促進作用を制御する形式であるが、第１の実施
例との異差は、さらに電界効果トランジスタＱ
４，Ｑ５を付加し、Ｑ４のドレインをＮ１に接続
し、Ｑ４のソースとＱ５のドレインを接続して第
３の節点Ｎ３とし、Ｑ４のゲートをＮ４に接続
し、Ｑ３のゲートをＮ４，又はＮ４と同相の電位
を有する信号Ｓ２′に接続し、Ｑ５のゲートをＮ
５、又はＮ５と同相の電位を有する信号Ｓ１′に
接続して、Ｎ２，Ｎ３から相補的な出力を得る点
にある。
第４図に本発明の第３の実施例を示す。第２の
実施例との差異は、さらに電界効果トランジスタ
Ｑ９，Ｑ１０，容量Ｃ１，Ｃ２を付加し、Ｎ４に
はＱ６のドレインとＱ７のゲートとＱ９のドレイ
ンを接続してＳ２を入力し、Ｎ５にはＱ６のゲー
トとＱ７のドレインとＱ１０のドレインを接続し
てＳ１を入力し、Ｑ９のソースとＱ４のゲートと
Ｃ１の一端を接続して４′の節点Ｎ４′とし、Ｃ１
の他端をＮ３に接続し、Ｑ１０のソースとＱ２の
ゲートとＣ２の一端を接続して５′の節点Ｎ５′と
し、Ｃ２の他端をＮ２に接続し、Ｑ９，Ｑ１０に
動作時に高電位となる適当なクロツクφ３を与え
る構成としたことである。Ｎ４′，Ｎ５′はあらか
じめ高電圧に充電しておく。この構成により、例
えばＮ２が高電圧になる場合で説明すると、Ｃ２
による容量結合よりＮ２の電位の上昇にともない
Ｎ５′の電圧を昇圧することによりＱ２による電
流供給率を高めることができる。このときＱ１０
はＮ５′の浮遊容量を削減し、容量結合によるＮ
５′の昇圧効率を高める役割を負つているもので
あり、Ｑ９，Ｑ１０，φ３は設けなくともよい。
実施例との差異は、さらに電界効果トランジスタ
Ｑ９，Ｑ１０，容量Ｃ１，Ｃ２を付加し、Ｎ４に
はＱ６のドレインとＱ７のゲートとＱ９のドレイ
ンを接続してＳ２を入力し、Ｎ５にはＱ６のゲー
トとＱ７のドレインとＱ１０のドレインを接続し
てＳ１を入力し、Ｑ９のソースとＱ４のゲートと
Ｃ１の一端を接続して４′の節点Ｎ４′とし、Ｃ１
の他端をＮ３に接続し、Ｑ１０のソースとＱ２の
ゲートとＣ２の一端を接続して５′の節点Ｎ５′と
し、Ｃ２の他端をＮ２に接続し、Ｑ９，Ｑ１０に
動作時に高電位となる適当なクロツクφ３を与え
る構成としたことである。Ｎ４′，Ｎ５′はあらか
じめ高電圧に充電しておく。この構成により、例
えばＮ２が高電圧になる場合で説明すると、Ｃ２
による容量結合よりＮ２の電位の上昇にともない
Ｎ５′の電圧を昇圧することによりＱ２による電
流供給率を高めることができる。このときＱ１０
はＮ５′の浮遊容量を削減し、容量結合によるＮ
５′の昇圧効率を高める役割を負つているもので
あり、Ｑ９，Ｑ１０，φ３は設けなくともよい。
以上説明したように、本発明の半導体増幅回路
を使えば、制御回路を内部節点電圧で制御するた
め、簡単な構造で入力信号を高感度に検出し、高
速に増幅された出力を得ることができる。
を使えば、制御回路を内部節点電圧で制御するた
め、簡単な構造で入力信号を高感度に検出し、高
速に増幅された出力を得ることができる。
第１図は従来の半導体増幅回路の例、第２図と
第３図と第４図は本発明による半導体増幅回路の
回路例である。 ＶSS，ＶDD……直流電源、Ｎ１，Ｎ２，Ｎ３，
Ｎ４，Ｎ４′，Ｎ５，Ｎ５′……節点、Ｑ１，Ｑ
２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８……電
界効果トランジスタ、Ｃ１，Ｃ２……容量、φ
１，φ２，φ３……クロツク。
第３図と第４図は本発明による半導体増幅回路の
回路例である。 ＶSS，ＶDD……直流電源、Ｎ１，Ｎ２，Ｎ３，
Ｎ４，Ｎ４′，Ｎ５，Ｎ５′……節点、Ｑ１，Ｑ
２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８……電
界効果トランジスタ、Ｃ１，Ｃ２……容量、φ
１，φ２，φ３……クロツク。
Claims (1)
- 【特許請求の範囲】 １ 第１の電界効果トランジスタＱ１のドレイン
が第１の直流電源ＶDDに接続され、該トランジス
タＱ１のゲートに適当なクロツクφ２が接続さ
れ、該トランジスタＱ１のソースと第２の電界効
果トランジスタＱ２のドレインと制御回路のコン
トロール端子を接続して第１の節点Ｎ１とし、第
２のトランジスタＱ２のソースと第３の電界効果
トランジスタＱ３のドレインを接続して第２の節
点Ｎ２とし、第３のトランジスタＱ３のソースを
第２の直流電源ＶSSに接続し、第２のトランジス
タＱ２のゲートと制御回路の一端とに第１の入力
信号Ｓ１を接続し、第３のトランジスタＱ３のゲ
ートと制御回路の他端とに第１の入力信号Ｓ１の
相補信号である第２の入力信号Ｓ２を接続し、制
御回路は、ゲートが第１の入力信号Ｓ１に接続さ
れ、ドレインが第２の入力信号Ｓ２に接続される
第６の電界効果トランジスタＱ６と、ゲートが第
２の入力信号Ｓ２に接続され、ドレインが第１の
入力信号Ｓ１に接続される第７の電界効果トラン
ジスタＱ７と、ゲートがコントロール端子として
第１の節点Ｎ１に接続され、ドレインが第６，第
７のトランジスタＱ６，Ｑ７のソースに接続さ
れ、ソースが第２の直流電源ＶSSに接続される第
８の電界効果トランジスタＱ８とから構成し、上
記第１の節点Ｎ１の電圧で制御回路を駆動して第
１の入力信号Ｓ１と第２の入力信号Ｓ２のレベル
を増幅することにより、上記第２の節点Ｎ２から
増幅された出力信号を得ることを特徴とする半導
体増幅回路。 ２ 第１の電界効果トランジスタＱ１のドレイン
が第１の直流電源ＶDDに接続され、該トランジス
タＱ１のゲートに適当なクロツクφ２が接続さ
れ、該トランジスタＱ１のソースと第２の電界効
果トランジスタＱ２のドレイン及び第４の電界効
果トランジスタＱ４のドレインと制御回路のコン
トロール端子を接続して第１の節点Ｎ１とし、第
２のトランジスタＱ２のソースと第３の電界効果
トランジスタＱ３のドレインを接続して第２の節
点Ｎ２とし、第３のトランジスタＱ３のソースと
第５の電界効果トランジスタＱ５のソースを第２
の直流電源ＶSSに接続し、第２のトランジスタＱ
２のゲートと制御回路の一端とに第１の入力信号
Ｓ１を接続し、第４のトランジスタＱ４のゲート
と制御回路の他端とに第１の入力信号Ｓ１の相補
信号である第２の入力信号Ｓ２を接続し、第４の
トランジスタＱ４のソースと第５のトランジスタ
Ｑ５のドレインとを接続して第３の節点Ｎ３と
し、上記第５のトランジスタＱ５のゲートに上記
第１の入力信号Ｓ１又はこれと同相の信号を接続
し、上記第３のトランジスタＱ３のゲートに上記
第２の入力信号Ｓ２又はこれと同相の信号を接続
し、制御回路は、ゲートが第１の入力信号Ｓ１に
接続され、ドレインが第２の入力信号Ｓ２に接続
される第６の電界効果トランジスタＱ６と、ゲー
トが第２の入力信号Ｓ２に接続され、ドレインが
第１の入力信号Ｓ１に接続される第７の電界効果
トランジスタＱ７と、ゲートがコントロール端子
として第１の節点Ｎ１に接続され、ドレインが第
６，第７のトランジスタＱ６，Ｑ７のソースに接
続され、ソースが第２の直流電源ＶSSに接続され
る第８の電界効果トランジスタＱ８とから構成
し、上記第１の節点Ｎ１の電圧で制御回路を駆動
して第１の入力信号Ｓ１と第２の入力信号Ｓ２の
レベルを増幅することにより、上記第２の節点Ｎ
２と第３の節点Ｎ３とから増幅された相補的な出
力信号を得ることを特徴とする半導体増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16692479A JPS5690627A (en) | 1979-12-24 | 1979-12-24 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16692479A JPS5690627A (en) | 1979-12-24 | 1979-12-24 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690627A JPS5690627A (en) | 1981-07-22 |
| JPS622729B2 true JPS622729B2 (ja) | 1987-01-21 |
Family
ID=15840174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16692479A Granted JPS5690627A (en) | 1979-12-24 | 1979-12-24 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5690627A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| JPH0469896A (ja) * | 1990-07-10 | 1992-03-05 | Sharp Corp | センスアンプ回路 |
-
1979
- 1979-12-24 JP JP16692479A patent/JPS5690627A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690627A (en) | 1981-07-22 |
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