JPS6380617A - チヨツパ型コンパレ−タ - Google Patents
チヨツパ型コンパレ−タInfo
- Publication number
- JPS6380617A JPS6380617A JP22530086A JP22530086A JPS6380617A JP S6380617 A JPS6380617 A JP S6380617A JP 22530086 A JP22530086 A JP 22530086A JP 22530086 A JP22530086 A JP 22530086A JP S6380617 A JPS6380617 A JP S6380617A
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- JP
- Japan
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- switch
- phis
- clock signal
- output
- signal
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Links
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＡＤコンバータ等に用いられるチョッパ型コ
ンパレータに関する。
ンパレータに関する。
本発明はチョッパ型コンパレータに関し、コンパレータ
の出力をラッチ回路を介して取出すと共に、このラッチ
回路の入力にスイッチを設け、このスイッチをコンパレ
ータの終段回路のスタンバイ時にオフ駆動することによ
って、消費電力や電源ノイズの発生等を大幅に低減でき
るようにするものである。
の出力をラッチ回路を介して取出すと共に、このラッチ
回路の入力にスイッチを設け、このスイッチをコンパレ
ータの終段回路のスタンバイ時にオフ駆動することによ
って、消費電力や電源ノイズの発生等を大幅に低減でき
るようにするものである。
チョッパ型コンパレータは第３図に示すように構成され
る。図において信号電位Ｖｓの供給される端子（４１）
がスイッチ（４２）を通じると共に、参照電位Ｖｒの供
給される端子（４３）がスイッチ（４４）を通じて互い
に接続され、この接続中点がコンデンサ（４５）の一端
に接続される。このコンデンサ（４５）の他端がインバ
ータアンプ（４６）の入力に接続されると共にこのアン
プ（４６）の入出力間がスイッチ（４７）を通じて接続
され、このアンプ（４６）の出力がコンデンサ（４８）
の一端に接続される。このコンデンサ（４８）の他端が
インバータアンプ（４９）の入力に接続されると共にこ
のアンプ（４９）の入出力間がスイッチ（５０）を通じ
て接続され、このアンプ（４９）の出力からインバータ
アンプ（５１） （５２）を通じて出力端子（５３）
が導出される。
る。図において信号電位Ｖｓの供給される端子（４１）
がスイッチ（４２）を通じると共に、参照電位Ｖｒの供
給される端子（４３）がスイッチ（４４）を通じて互い
に接続され、この接続中点がコンデンサ（４５）の一端
に接続される。このコンデンサ（４５）の他端がインバ
ータアンプ（４６）の入力に接続されると共にこのアン
プ（４６）の入出力間がスイッチ（４７）を通じて接続
され、このアンプ（４６）の出力がコンデンサ（４８）
の一端に接続される。このコンデンサ（４８）の他端が
インバータアンプ（４９）の入力に接続されると共にこ
のアンプ（４９）の入出力間がスイッチ（５０）を通じ
て接続され、このアンプ（４９）の出力からインバータ
アンプ（５１） （５２）を通じて出力端子（５３）
が導出される。
この装置においてスイッチ（４２）が例えば第４図Ａに
示すようなりロック信号φＳの位相で例えば高電位でオ
ンされるようにオンオフ制御されると共に、スイッチ（
４４） （４７） （５０）が同図已に示すような
逆相のクロック信号φｉでオンオフ制御される。これに
よってスイッチ（４４） （４７）（５０）がオンさ
れた時点で参照電位Ｖｒが回路に供給され、この電位で
安定するようにコンデンサ（４５） （４Ｂ）に充電
が行われてスタンバイとなる。
示すようなりロック信号φＳの位相で例えば高電位でオ
ンされるようにオンオフ制御されると共に、スイッチ（
４４） （４７） （５０）が同図已に示すような
逆相のクロック信号φｉでオンオフ制御される。これに
よってスイッチ（４４） （４７）（５０）がオンさ
れた時点で参照電位Ｖｒが回路に供給され、この電位で
安定するようにコンデンサ（４５） （４Ｂ）に充電
が行われてスタンバイとなる。
そして次にスイッチ（４２）がオンされ、スイッチ（４
４） （４７） （５０）がオフされると、端子（
４１）からの信号電位■ｓが参照電位Ｖｒより少しでも
高いときはアンプ（４６）の出力が低電位になり、アン
プ（４９）の出力が高電位になって出力端子（５３）に
高電位が出力される。また信号電位■ｓが参照電位Ｖｒ
より少しでも低いときは出力端子（５３）に低電位が出
力される。
４） （４７） （５０）がオフされると、端子（
４１）からの信号電位■ｓが参照電位Ｖｒより少しでも
高いときはアンプ（４６）の出力が低電位になり、アン
プ（４９）の出力が高電位になって出力端子（５３）に
高電位が出力される。また信号電位■ｓが参照電位Ｖｒ
より少しでも低いときは出力端子（５３）に低電位が出
力される。
ところでこの装置をいわゆるＣＭＯＳで構成した場合に
、インバータアンプ（４６） （４９） （５１）
（５２）の構成は例えば第５図に示すようになって
いる。
、インバータアンプ（４６） （４９） （５１）
（５２）の構成は例えば第５図に示すようになって
いる。
図において、入力端子（６１）がＰ型のＭＯ３Ｉ−ラン
リスタ（６２）とＮ型のＭＯＳトランジスタ（６３）の
ゲートに共通に接続され、ＭＯＳトランジスタ（６２）
のソースがＶｃｃの電源端子（６４）に接続され、ＭＯ
Ｓ）ランリスタ（６３）のソースが接地されると共に、
ＭＯＳ）ランリスタ（６２） （６３）のドレインが
互いに接続されて接続中点から出力端子（６５）が導出
される。そしてインバータアンプ（４６） （４９）
においては入力端子（６１）と出力端子（６２）との間
にスイッチ（６６）が設けられる。。
リスタ（６２）とＮ型のＭＯＳトランジスタ（６３）の
ゲートに共通に接続され、ＭＯＳトランジスタ（６２）
のソースがＶｃｃの電源端子（６４）に接続され、ＭＯ
Ｓ）ランリスタ（６３）のソースが接地されると共に、
ＭＯＳ）ランリスタ（６２） （６３）のドレインが
互いに接続されて接続中点から出力端子（６５）が導出
される。そしてインバータアンプ（４６） （４９）
においては入力端子（６１）と出力端子（６２）との間
にスイッチ（６６）が設けられる。。
従ってこの回路においてクロック信号φＳの期間にスイ
ッチ（６６）がオンされると、入力端子しいＶＴに収束
し、さらにこのｖＴがインバータアンプ（５１） （
５２）にも供給される。
ッチ（６６）がオンされると、入力端子しいＶＴに収束
し、さらにこのｖＴがインバータアンプ（５１） （
５２）にも供給される。
ところがこの場合にＭＯＳ）ランリスタ（６２）トラン
ジスタは共に導通状態になり、電源端子（６４）から接
地へ貫通電流が流れる。このため上述の装置では、クロ
ック信号φＳのオン期間ごとにインバータアンプ（４６
） （４９） （５１） （５２）を通じて多大
な電流が流されて、消費電力が増大すると共に、これに
よって電源にクロック周期のノイズが発生され、これが
外部へ放射されるなどして装置のＳ／Ｎを低下させる要
因となっていた。
ジスタは共に導通状態になり、電源端子（６４）から接
地へ貫通電流が流れる。このため上述の装置では、クロ
ック信号φＳのオン期間ごとにインバータアンプ（４６
） （４９） （５１） （５２）を通じて多大
な電流が流されて、消費電力が増大すると共に、これに
よって電源にクロック周期のノイズが発生され、これが
外部へ放射されるなどして装置のＳ／Ｎを低下させる要
因となっていた。
さらに上述の装置では出力信号がクロック信号φＳの高
電位期間のみ得られることになるので、さらにこの後段
にラッチ回路等を設ける必要があり、またこのラッチの
タイミングが規制されるために構成が複雑になるおそれ
があった。
電位期間のみ得られることになるので、さらにこの後段
にラッチ回路等を設ける必要があり、またこのラッチの
タイミングが規制されるために構成が複雑になるおそれ
があった。
以上述べたように、従来の技術ではクロック信号φＳの
オン期間ごとに貫通電流が流され、これによって消費電
力が増加したり、クロック周期の電源ノイズが発生され
るなどの問題点があった。
オン期間ごとに貫通電流が流され、これによって消費電
力が増加したり、クロック周期の電源ノイズが発生され
るなどの問題点があった。
本発明は、信号電位端子（１）が第１のスイッチ（２）
を通じると共に、参照電位端子（３）が第２のスイ・７
チ（４）を通じて互いに接続され、この接続点がコンチ
ン＋ ＜５）の一端に接続され、このコンデンサの他端
がインバータアンプ（６）の入力に接続されると共にこ
のインバータアンプの入出力間が第３のスイッチ（７）
を通じて接続され、上記コンデンサ、インバータアンプ
、第３のスイッチの回路が−以上縦続に接続されてなる
チョッパ型コンパレータにおいて、終段の上記インバー
タアンプ（９）の出力が正帰還型のラッチ回路（インバ
ータアンプ（１２）（１３）、スイッチ（１４） ’Ｉ
を通じて出力端子（１５）に接続されると共に、上記終
段のインバータアンプと上記ラッチ回路との間に第４の
スイッチ（１１）が設けられてなり、上記第４のスイッ
チが上記終段の上記第３．第４のスイッチと逆相で駆動
されるようにしたことを特徴とするチョッパ型コンパレ
ータである。
を通じると共に、参照電位端子（３）が第２のスイ・７
チ（４）を通じて互いに接続され、この接続点がコンチ
ン＋ ＜５）の一端に接続され、このコンデンサの他端
がインバータアンプ（６）の入力に接続されると共にこ
のインバータアンプの入出力間が第３のスイッチ（７）
を通じて接続され、上記コンデンサ、インバータアンプ
、第３のスイッチの回路が−以上縦続に接続されてなる
チョッパ型コンパレータにおいて、終段の上記インバー
タアンプ（９）の出力が正帰還型のラッチ回路（インバ
ータアンプ（１２）（１３）、スイッチ（１４） ’Ｉ
を通じて出力端子（１５）に接続されると共に、上記終
段のインバータアンプと上記ラッチ回路との間に第４の
スイッチ（１１）が設けられてなり、上記第４のスイッ
チが上記終段の上記第３．第４のスイッチと逆相で駆動
されるようにしたことを特徴とするチョッパ型コンパレ
ータである。
−タの出力が遮断されるので、後段のインバータアンプ
で貫通電流が生じることがな（、消費電流が削減される
と共に、これによる電源ノイズ等の発生を大幅に低減す
ることができる。
で貫通電流が生じることがな（、消費電流が削減される
と共に、これによる電源ノイズ等の発生を大幅に低減す
ることができる。
第１図において、信号電位ｖｓの供給される端子（１）
がスイッチ（２）の一端に接続されると共に、参照電位
Ｖｒの供給される端子（３）がスイッチ（４）の−端に
接続され、このスイッチ（２１（４）の他端が互いに接
続される。この接続中点がコンデンサ（５）の・一端に
接続されると共に、このコンデンサ（５）の他端がイン
バータアンプ（６）に接続され、このインバータアンプ
（６）の出力とコンデンサ（５）の他端との間にスイッ
チ（７〕が接続される。さらにインバータアンプ（６）
の出力がコンデンサ（８）の一端に接続され、このコン
デンサ（８）の他端がインバータアンプ（９）に接続さ
れると共に、このインバータアンプ（９）の入出力間に
スイッチ（１０）が設けられる。そしてこのインバータ
アンプ（１０）がスイッチ（１１）を通じてインバータ
アンプ（１２） （１３）の直列回路に接続され、こ
の入出力間にスイッチ（１４）が設けられると共に、こ
のインバータアンプ（１３）から出力端子（１５）が導
出される。
がスイッチ（２）の一端に接続されると共に、参照電位
Ｖｒの供給される端子（３）がスイッチ（４）の−端に
接続され、このスイッチ（２１（４）の他端が互いに接
続される。この接続中点がコンデンサ（５）の・一端に
接続されると共に、このコンデンサ（５）の他端がイン
バータアンプ（６）に接続され、このインバータアンプ
（６）の出力とコンデンサ（５）の他端との間にスイッ
チ（７〕が接続される。さらにインバータアンプ（６）
の出力がコンデンサ（８）の一端に接続され、このコン
デンサ（８）の他端がインバータアンプ（９）に接続さ
れると共に、このインバータアンプ（９）の入出力間に
スイッチ（１０）が設けられる。そしてこのインバータ
アンプ（１０）がスイッチ（１１）を通じてインバータ
アンプ（１２） （１３）の直列回路に接続され、こ
の入出力間にスイッチ（１４）が設けられると共に、こ
のインバータアンプ（１３）から出力端子（１５）が導
出される。
さらにこの装置において、スイッチ（２）がクロック信
号φＳで駆動されスイッチ！４） ’１３＜クロック信
号７丁で駆動されて互いに逆相で駆動されると共に、ス
イッチ（７１（１０） ＜１４）がクロック信号φＳ
で駆動されスイッチ（１１）がクロック信号φＳで駆動
されてこれらも逆相で駆動される。
号φＳで駆動されスイッチ！４） ’１３＜クロック信
号７丁で駆動されて互いに逆相で駆動されると共に、ス
イッチ（７１（１０） ＜１４）がクロック信号φＳ
で駆動されスイッチ（１１）がクロック信号φＳで駆動
されてこれらも逆相で駆動される。
従ってこの装置において、クロック信号φ′Ｓの期間に
コンパレート出力がインバータアンプ（１２）（１３）
を通じて出力端子（１５）に取出されると共に、次のク
ロック信号７丁の期間にこの信号がスイッチ（１４）を
通じて正帰還され−さらにスイッチ（１１）がオフされ
ることによって、この信号がラッチされて出力端子（１
５）に取出されるようになる。
コンパレート出力がインバータアンプ（１２）（１３）
を通じて出力端子（１５）に取出されると共に、次のク
ロック信号７丁の期間にこの信号がスイッチ（１４）を
通じて正帰還され−さらにスイッチ（１１）がオフされ
ることによって、この信号がラッチされて出力端子（１
５）に取出されるようになる。
そしてこの場合にクロック信号φＳのスタンバイ期間に
はインバータアンプ（１２） （１３）はいずれかの
信号レベルにラッチされているので、このインバータア
ンプ（１２） （１３）に貫通電流が流れることがな
い。
はインバータアンプ（１２） （１３）はいずれかの
信号レベルにラッチされているので、このインバータア
ンプ（１２） （１３）に貫通電流が流れることがな
い。
すなわちこの装置において、スタンバイ時の貫通電流が
半減され、これによる電流ノイズ等の発生を大幅に低減
することができる。また出力信号がクロック信号φｓｓ
’！’丁の期間を通じて得られるので、後段回路の構成
等を簡単にすることができる。
半減され、これによる電流ノイズ等の発生を大幅に低減
することができる。また出力信号がクロック信号φｓｓ
’！’丁の期間を通じて得られるので、後段回路の構成
等を簡単にすることができる。
さらに第２図は他のラッチ回路の例を示し、この例では
スイッチ（１１）の出力端が互いに逆向き−に接続され
たインバータアンプ（２１） （２２）を通じ゛ζ出
力端子（１５）に接続される。そしてこの例 。
スイッチ（１１）の出力端が互いに逆向き−に接続され
たインバータアンプ（２１） （２２）を通じ゛ζ出
力端子（１５）に接続される。そしてこの例 。
においてインバータアンプ（２１）を構成する素子より
極わめて大きくなるようにされる。
極わめて大きくなるようにされる。
て信号のラッチが行われると共に、スイッチ（１１）が
コンパレータの終段のスタンバイ時にオフされることに
よって消費電力め削減等の作用効果が得られる。
コンパレータの終段のスタンバイ時にオフされることに
よって消費電力め削減等の作用効果が得られる。
なおこの例においては、本願出願人が先に提案（特願昭
６１−１９６０１７号）した電源ノイズの低減方法を応
用しており、この例においてはスイッチ（７）（１０）
が逆相で駆動されると共に、このときインバータアンプ
１６） （９）を構成する素子の−を等しくすることに
よって、インバータアンプ（６）とインバータアンプ（
９）とには交互に等しい大きさの貫通電流が流され、こ
れによって電源が変動されることがな（、電源ノイズの
発生が防止される。
６１−１９６０１７号）した電源ノイズの低減方法を応
用しており、この例においてはスイッチ（７）（１０）
が逆相で駆動されると共に、このときインバータアンプ
１６） （９）を構成する素子の−を等しくすることに
よって、インバータアンプ（６）とインバータアンプ（
９）とには交互に等しい大きさの貫通電流が流され、こ
れによって電源が変動されることがな（、電源ノイズの
発生が防止される。
なおこの例において、出力信号の取出しが半クロツク周
期遅延されるが実用上の問題は少い。またスイッチ！？
）（１０）の駆動の位相関係は逆であっても同様の作用
効果が得られる。
期遅延されるが実用上の問題は少い。またスイッチ！？
）（１０）の駆動の位相関係は逆であっても同様の作用
効果が得られる。
ｃｃ
この発明によれば、スタンバイ時に□のコンパレータの
出力が遮断されるので、後段のインバータアンプで貫通
電流が生じることがなく、消費電力が削減されると共に
、これによる電源ノイズ等の発生を大幅に低減すること
ができるようになった・
出力が遮断されるので、後段のインバータアンプで貫通
電流が生じることがなく、消費電力が削減されると共に
、これによる電源ノイズ等の発生を大幅に低減すること
ができるようになった・
第１図は本発明の一例の構成図、第２図は他の例の構成
図、第３図〜第５図は従来の技術の説明のための図であ
る。 （１） １３）は端子、（２）１４）（７） （１０）
（１１） （１４）はスイッチ、（５１（８）は
コンデンサ、（６）（９１（１２） （１３）はイン
バータアンプ、（１５）は出力端子である。
図、第３図〜第５図は従来の技術の説明のための図であ
る。 （１） １３）は端子、（２）１４）（７） （１０）
（１１） （１４）はスイッチ、（５１（８）は
コンデンサ、（６）（９１（１２） （１３）はイン
バータアンプ、（１５）は出力端子である。
Claims (1)
- 【特許請求の範囲】 信号電位端子が第１のスイッチを通じると共に参照電位
端子が第２のスイッチを通じて互いに接続され、 この接続点がコンデンサの一端に接続され、このコンデ
ンサの他端がインバータアンプの入力に接続されると共
にこのインバータアンプの入出力間が第３のスイッチを
通じて接続され、上記コンデンサ、インバータアンプ、
第３のスイッチの回路が一以上縦続に接続されてなるチ
ョッパ型コンパレータにおいて、 終段の上記インバータアンプの出力が正帰還型のラッチ
回路を通じて出力端子に接続されると共に、 上記終段の上記インバータアンプと上記ラッチ回路との
間に第４のスイッチが設けられてなり、上記第４のスイ
ッチが上記終段の上記第３のスイッチと逆相で駆動され
るようにしたことを特徴とするチョッパ型コンパレータ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22530086A JPS6380617A (ja) | 1986-09-24 | 1986-09-24 | チヨツパ型コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22530086A JPS6380617A (ja) | 1986-09-24 | 1986-09-24 | チヨツパ型コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380617A true JPS6380617A (ja) | 1988-04-11 |
Family
ID=16827177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22530086A Pending JPS6380617A (ja) | 1986-09-24 | 1986-09-24 | チヨツパ型コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380617A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260465A (ja) * | 1988-04-12 | 1989-10-17 | Canon Inc | 画像形成装置 |
| EP0691741A2 (en) | 1994-07-05 | 1996-01-10 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
| US5546028A (en) * | 1994-09-07 | 1996-08-13 | Nec Corporation | Chopper type comparator for an analog-to-digital converter |
| JPH09197916A (ja) * | 1997-02-10 | 1997-07-31 | Canon Inc | 電源制御用ｉｃ |
| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
-
1986
- 1986-09-24 JP JP22530086A patent/JPS6380617A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260465A (ja) * | 1988-04-12 | 1989-10-17 | Canon Inc | 画像形成装置 |
| JP2662976B2 (ja) * | 1988-04-12 | 1997-10-15 | キヤノン株式会社 | 画像形成装置 |
| EP0691741A2 (en) | 1994-07-05 | 1996-01-10 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| US5546028A (en) * | 1994-09-07 | 1996-08-13 | Nec Corporation | Chopper type comparator for an analog-to-digital converter |
| JPH09197916A (ja) * | 1997-02-10 | 1997-07-31 | Canon Inc | 電源制御用ｉｃ |
| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
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