JP2662976B2 - 画像形成装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複写機やプリンタ等の画像形成装置に関する
ものである。
ものである。
従来、複写機やプリンタ等の画像形成装置において
は、モータ、ソレノイド等の負荷や低圧・露光・帯電用
電源のオン・オフを制御するシーケンスコントローラ回
路と、低圧・露光・帯電用電源回路とは全く別のボード
に形成されていた。
は、モータ、ソレノイド等の負荷や低圧・露光・帯電用
電源のオン・オフを制御するシーケンスコントローラ回
路と、低圧・露光・帯電用電源回路とは全く別のボード
に形成されていた。
そして電源にスイッチングレギュレータが用いられ、
その制御回路には、出力の一部（エラー信号）と基準信
号を比較する誤差増幅器と、この誤差増幅器の出力をパ
ルス幅制御出力に変換するパルス幅変調回路（PWM）が
必要で、この誤差増幅器，パルス幅変調回路にはディス
クリート回路や両者を１チップに集積した電源制御用IC
が用いられてきた。
その制御回路には、出力の一部（エラー信号）と基準信
号を比較する誤差増幅器と、この誤差増幅器の出力をパ
ルス幅制御出力に変換するパルス幅変調回路（PWM）が
必要で、この誤差増幅器，パルス幅変調回路にはディス
クリート回路や両者を１チップに集積した電源制御用IC
が用いられてきた。
又、電源の安定化制御の回路を簡素化するために、制
御をシーケンスコントローラ用のマイクロコンピュータ
のプログラムによって行う方式も提案されてきた。
御をシーケンスコントローラ用のマイクロコンピュータ
のプログラムによって行う方式も提案されてきた。
しかし、従来の各回路を別々のボードに形成する装置
は小型化が困難である。
は小型化が困難である。
また、誤差増幅器を用いるものは、電源制御に要求さ
れるオフセット電圧，周波数特性等を満足する為に回路
構成が複雑である。又、位相補正の為の大容量のコンデ
ンサを入出力間に接続する為に入出力端子を外部に出す
必要があり、静電対策の為にセルサイズを大きくする必
要が生じ、CPUを含むデジタル回路との混載は難しいも
のとされてきた。
れるオフセット電圧，周波数特性等を満足する為に回路
構成が複雑である。又、位相補正の為の大容量のコンデ
ンサを入出力間に接続する為に入出力端子を外部に出す
必要があり、静電対策の為にセルサイズを大きくする必
要が生じ、CPUを含むデジタル回路との混載は難しいも
のとされてきた。
又、制御をマイクロコンピュータのプログラムにより
行うものは、高速処理のマイクロコンピュータと、高速
・高精度のＡ−Ｄコンバータが必要であり、かつプログ
ラムが繁雑になり、マイクロコンピュータの周辺回路即
ちドライバ回路，レベル変換回路等のアナログ回路がデ
ィスクリート回路で残りそれ程小型化，簡素化にならな
いということで実現されるに至っていない。
行うものは、高速処理のマイクロコンピュータと、高速
・高精度のＡ−Ｄコンバータが必要であり、かつプログ
ラムが繁雑になり、マイクロコンピュータの周辺回路即
ちドライバ回路，レベル変換回路等のアナログ回路がデ
ィスクリート回路で残りそれ程小型化，簡素化にならな
いということで実現されるに至っていない。
本発明は、これらの問題に鑑みなされたもので、アナ
ログ回路とデジタル回路とを同一チップに集積したICを
用いる小型，ローコスト，高信頼性の画像形成装置を提
供することを目的とするものである。
ログ回路とデジタル回路とを同一チップに集積したICを
用いる小型，ローコスト，高信頼性の画像形成装置を提
供することを目的とするものである。
上記目的を達成するため、本発明では、画像形成装置
を次の（１）のとおりに構成する。
を次の（１）のとおりに構成する。
（１）スイッチング電源と、 上記スイッチング電源を制御するためのアナログ回路
と、画像形成装置の動作を制御するCPUを含むデジタル
回路と、を同一チップ上に集積したICと、を備えた画像
形成装置であって、 上記アナログ回路はインバータとその両端に並列接続
された第１のスイッチと上記インバータの入力側に直列
接続されたコンデンサと上記コンデンサに直列接続さ
れ、上記CPUから出力される基準値と上記電源の出力値
とを切り換えて入力する第２のスイッチとを備えたチョ
ッパー型コンパレータを含み、上記第1,第２のスイッチ
は上記CPUからの信号によりオンオフを制御され、 上記デジタル回路は上記コンパレータの出力に応じて
パルス幅変調された、上記スイッチング電源の駆動信号
を出力するPWM回路を含む画像形成装置。
と、画像形成装置の動作を制御するCPUを含むデジタル
回路と、を同一チップ上に集積したICと、を備えた画像
形成装置であって、 上記アナログ回路はインバータとその両端に並列接続
された第１のスイッチと上記インバータの入力側に直列
接続されたコンデンサと上記コンデンサに直列接続さ
れ、上記CPUから出力される基準値と上記電源の出力値
とを切り換えて入力する第２のスイッチとを備えたチョ
ッパー型コンパレータを含み、上記第1,第２のスイッチ
は上記CPUからの信号によりオンオフを制御され、 上記デジタル回路は上記コンパレータの出力に応じて
パルス幅変調された、上記スイッチング電源の駆動信号
を出力するPWM回路を含む画像形成装置。
上述の構成により、電源制御用アナログ回路は入出力
用の大容量のコンデンサの外付を要せず、又チップ占有
面積が小さくでき、画像形成装置の大部分の制御回路を
同一チップに集積できる。
用の大容量のコンデンサの外付を要せず、又チップ占有
面積が小さくでき、画像形成装置の大部分の制御回路を
同一チップに集積できる。
以下本発明を実施例により説明する。
実施例の説明に先だち、第９図のブロック図、第10図
の回路図により本発明の関連技術を説明する。
の回路図により本発明の関連技術を説明する。
第９図は、画像形成装置の要部のブロック図であり、
１点鎖線の内部が１チップ化された集積回路である。チ
ップは低消費電力の目的でＣ−MOSプロセスで形成され
る。
１点鎖線の内部が１チップ化された集積回路である。チ
ップは低消費電力の目的でＣ−MOSプロセスで形成され
る。
Q1はCPUコアで、メモリ，内部バス等を含む。
Q4〜Q10はオペアンプもしくはコンパレータ、Q11はバ
ッファ、Q12,Q13はアナログマルチプレクサ、Q14〜Q16
はパルス幅変調回路（PWM）、Q17,Q18はタイマカウン
タ、Q19はLCDドライバ、Q20は外部機器との通信の制御
回路、Q21は電源投入時のリセット回路、Q22はCPUのプ
ログラム暴走を検知するウオッチ・ドッグタイマ回路で
ある。
ッファ、Q12,Q13はアナログマルチプレクサ、Q14〜Q16
はパルス幅変調回路（PWM）、Q17,Q18はタイマカウン
タ、Q19はLCDドライバ、Q20は外部機器との通信の制御
回路、Q21は電源投入時のリセット回路、Q22はCPUのプ
ログラム暴走を検知するウオッチ・ドッグタイマ回路で
ある。
コンパレータQ4,FET・Tr4,オペアンプQ5,コンデンサC
1はCPUのプログラミング制御下でＡ−Ｄコンバータを形
成し、アナログマルチプレクサQ12を介して入力される
アナログ信号である，濃度調整用ボリウムVR1の設定電
圧，図示されない定着ローラの温度検出用サーミスタ電
圧，蛍光灯の光量検出用のフォトダイオードＰ・S1の検
出出力がＡ−Ｄ変換され、CPUコアQ1に入力される。
1はCPUのプログラミング制御下でＡ−Ｄコンバータを形
成し、アナログマルチプレクサQ12を介して入力される
アナログ信号である，濃度調整用ボリウムVR1の設定電
圧，図示されない定着ローラの温度検出用サーミスタ電
圧，蛍光灯の光量検出用のフォトダイオードＰ・S1の検
出出力がＡ−Ｄ変換され、CPUコアQ1に入力される。
タイマカウンタQ17,抵抗R1,コンデンサC2は、CPUのプ
ログラミング制御下でＤ−Ａコンバータを形成し、その
出力は、アナログマルチプレクサQ13を介してコンデン
サC3,C4,C5に充電保持され、パルス幅変調回路Q14,Q15,
Q16を介して蛍光灯の光量の切換え，帯電用高圧出力の
切換え，現像用直流バイアスの切換えの基準電圧として
用いられる。
ログラミング制御下でＤ−Ａコンバータを形成し、その
出力は、アナログマルチプレクサQ13を介してコンデン
サC3,C4,C5に充電保持され、パルス幅変調回路Q14,Q15,
Q16を介して蛍光灯の光量の切換え，帯電用高圧出力の
切換え，現像用直流バイアスの切換えの基準電圧として
用いられる。
IC・Q301電源供給用の5Vは、ライン平滑出力をコンバ
ータトランスT31,スイッチングトランジスタTr302から
なるDC−DCコンバータによって分割，アイソレーション
して得られる。コンバータトランスT31の２次巻線の整
流出力は、ツェナーダイオードZD301を介して＋5Vに安
定化されてIC・Q301の電源入力端子P303に接続される。
ータトランスT31,スイッチングトランジスタTr302から
なるDC−DCコンバータによって分割，アイソレーション
して得られる。コンバータトランスT31の２次巻線の整
流出力は、ツェナーダイオードZD301を介して＋5Vに安
定化されてIC・Q301の電源入力端子P303に接続される。
IC・Q301は、Ｃ−MOSプロセスで形成されるので、数m
Aの電流しか消費されない。IC・Q301に＋5Vが供給され
ると、リセット回路Q21でマイクロコンピュータ内部を
リセットした後、マイクロコンピュータは、内部ROMに
記憶されたプログラムに従って制御を開始する。リセッ
ト後、所定時間経過して、Q41のパルス幅変調回路（PW
M）を動作して、PWMの出力を立上げる。該出力パルス
は、出力端子P302を介してスイッチング電源のコンバー
タトランスT21の１次巻線のスイッチングFET・Tr101の
ゲート駆動トランスT32の１次側に接続されたスイッチ
ングトランジスタTr301のベースに加えられる。
Aの電流しか消費されない。IC・Q301に＋5Vが供給され
ると、リセット回路Q21でマイクロコンピュータ内部を
リセットした後、マイクロコンピュータは、内部ROMに
記憶されたプログラムに従って制御を開始する。リセッ
ト後、所定時間経過して、Q41のパルス幅変調回路（PW
M）を動作して、PWMの出力を立上げる。該出力パルス
は、出力端子P302を介してスイッチング電源のコンバー
タトランスT21の１次巻線のスイッチングFET・Tr101の
ゲート駆動トランスT32の１次側に接続されたスイッチ
ングトランジスタTr301のベースに加えられる。
コンバータトランスT21の出力（24V）は、抵抗R301,R
302で所定比に分圧された後、端子P301を介してチップQ
301の誤差増幅器Q42の入力に加えられる。誤差増幅器Q
42は該入力と反対入力に加えられた基準電圧とを比較し
て、その出力をパルス幅変調回路（PWM）Q42に加える。
302で所定比に分圧された後、端子P301を介してチップQ
301の誤差増幅器Q42の入力に加えられる。誤差増幅器Q
42は該入力と反対入力に加えられた基準電圧とを比較し
て、その出力をパルス幅変調回路（PWM）Q42に加える。
このようにして、各種電源用の24V出力は安定化され
る。
る。
次に、以上の関連技術を参照しながら、本発明の実施
例を説明する。
例を説明する。
（１）実施例１について 実施例１は、第９図において帯電用高圧電源の制御回
路部分（Q7,Q15）を第１図の回路に置換したものに相当
する。
路部分（Q7,Q15）を第１図の回路に置換したものに相当
する。
よって、帯電用高圧電源を第１図で説明し、その他の
部分の説明は省略する。
部分の説明は省略する。
第１図において、Q53はチョッパー型コンパレータ
で、スイッチS3,コンデンサC403,スイッチS4で入出力間
を開閉するようにした通常のＣ−MOSのナンド回路の直
列接続体より構成される。
で、スイッチS3,コンデンサC403,スイッチS4で入出力間
を開閉するようにした通常のＣ−MOSのナンド回路の直
列接続体より構成される。
プログラマブルカウンタQ52の出力によって、スイッ
チS4オン，スイッチS3がＤ−ＡコンバータQ51の出力側
に接続されると、インバータの入力及び出力は、スレッ
ショルド電圧即ちＣ−MOSではVCC/2になり、コンデンサ
C403には、電圧（Vs−VCC/2）に相当する電荷が充電さ
れる。
チS4オン，スイッチS3がＤ−ＡコンバータQ51の出力側
に接続されると、インバータの入力及び出力は、スレッ
ショルド電圧即ちＣ−MOSではVCC/2になり、コンデンサ
C403には、電圧（Vs−VCC/2）に相当する電荷が充電さ
れる。
次のタイミングでスイッチS4オフ，スイッチS3をP306
に接続しエラー信号を入力する、即ち高圧出力端子P401
に接続された帯電器の負荷電流を検出抵抗R403で検出し
た電圧（Ve）を入力すると、VeがVsより大きいと、低レ
ベルに、VeがVsより小さいと高レベルに変化する。該出
力はパルス幅変調回路（PWM）Q15に入力される。パルス
幅変調回路は、アップダウンカウンタで構成され、コン
パレータの出力が低レベルの時は、カウントダウン、逆
の場合カウントアップする。該出力は、端子P307を介し
てコンバータトランスT33の１次側のスイッチングトラ
ンジスタTr401のベースに接続される。カウントアップ
の間は、トランジスタTr401の通電比率を上げ続け、カ
ウントダウンになると通常比率を下げ続ける。
に接続しエラー信号を入力する、即ち高圧出力端子P401
に接続された帯電器の負荷電流を検出抵抗R403で検出し
た電圧（Ve）を入力すると、VeがVsより大きいと、低レ
ベルに、VeがVsより小さいと高レベルに変化する。該出
力はパルス幅変調回路（PWM）Q15に入力される。パルス
幅変調回路は、アップダウンカウンタで構成され、コン
パレータの出力が低レベルの時は、カウントダウン、逆
の場合カウントアップする。該出力は、端子P307を介し
てコンバータトランスT33の１次側のスイッチングトラ
ンジスタTr401のベースに接続される。カウントアップ
の間は、トランジスタTr401の通電比率を上げ続け、カ
ウントダウンになると通常比率を下げ続ける。
このようにして帯電用高圧電源の負荷電流は、設定値
Vsと一定比に制御される。
Vsと一定比に制御される。
実施例１によれば、チョッパー型コンパレータは、ナ
ンド回路とスイッチ回路と微小容量だけで構成されるの
で、通常のコンパレータやオペアンプに比較して非常に
小さいチップ占有面積で構成される。又、オペアンプの
入出力間に接続する必要のある大容量のコンデンサが無
くなるので、外部に出力端子、逆相入力端子を出す必要
が無く、この面でもチップ占有面積を小さくでき、CPU
を含むデジタル回路と同一チップに集積することが容易
になる。
ンド回路とスイッチ回路と微小容量だけで構成されるの
で、通常のコンパレータやオペアンプに比較して非常に
小さいチップ占有面積で構成される。又、オペアンプの
入出力間に接続する必要のある大容量のコンデンサが無
くなるので、外部に出力端子、逆相入力端子を出す必要
が無く、この面でもチップ占有面積を小さくでき、CPU
を含むデジタル回路と同一チップに集積することが容易
になる。
（２）実施例２について 実施例２は、第２図に示すように、実施例１（第１図
参照）のＤ−ＡコンバータQ51の代りに、プログラマブ
ルカウンタQ52でCR積分回路のコンデンサC401への充電
時間を制御して基準電圧を得たものである。第３図にそ
のタイミング図を示す。
参照）のＤ−ＡコンバータQ51の代りに、プログラマブ
ルカウンタQ52でCR積分回路のコンデンサC401への充電
時間を制御して基準電圧を得たものである。第３図にそ
のタイミング図を示す。
プログラマブルカウンタQ52の出力によってスイッチS
1をオンするとコンデンサC401は電源VCCより抵抗R401を
介して充電される。スイッチS1をオフにすると、それ迄
の充電電圧Vsを保持する。その後スイッチS4をオン、ス
イッチS3を端子P306に接続して、コンデンサC403に端子
P306から入力される誤差電圧Veを充電保持する。
1をオンするとコンデンサC401は電源VCCより抵抗R401を
介して充電される。スイッチS1をオフにすると、それ迄
の充電電圧Vsを保持する。その後スイッチS4をオン、ス
イッチS3を端子P306に接続して、コンデンサC403に端子
P306から入力される誤差電圧Veを充電保持する。
次にスイッチS4をオフにしてスイッチS3をC401側に切
換ると、VeとVsの差の正負によって、コンパレータ出力
は反転する。スイッチS2は、コンデンサC301充電前に放
電しリセットするものである。
換ると、VeとVsの差の正負によって、コンパレータ出力
は反転する。スイッチS2は、コンデンサC301充電前に放
電しリセットするものである。
実施例２によれば、大面積を必要とするＤ−Ａコンバ
ータの代りにプログラマブルカウンタ（或はカウンタ自
身も条件に応じては省略化）とスイッチ回路，微小容量
のコンデンサで済むのでチップ占有面積を小さくでき
る。
ータの代りにプログラマブルカウンタ（或はカウンタ自
身も条件に応じては省略化）とスイッチ回路，微小容量
のコンデンサで済むのでチップ占有面積を小さくでき
る。
（３）実施例３について 実施例３は、第４図に示すように、実施例２（第２図
参照）のPWM回路Q15を削除してコンパレータQ53の出力
で直接外部のスイッチング素子を駆動するものである。
第５図にその動作波形を示す。
参照）のPWM回路Q15を削除してコンパレータQ53の出力
で直接外部のスイッチング素子を駆動するものである。
第５図にその動作波形を示す。
タイマカウンタQ57は、CPUクロック（ａ）の所定比の
カウントダウン出力（タイマ出力１）（ｂ）と、該タイ
マ出力１と同一周波数で所定のパルス幅τを持つ出力
（タイマ出力２）（ｃ）を出力する。チョッパー型コン
パレータQ53の出力と、タイマ出力１とナンドをナンド
回路Q55で取り、該出力とタイマ出力２のナンドをナン
ド回路Q56で取って端子P307へ出力する（ｄ）。
カウントダウン出力（タイマ出力１）（ｂ）と、該タイ
マ出力１と同一周波数で所定のパルス幅τを持つ出力
（タイマ出力２）（ｃ）を出力する。チョッパー型コン
パレータQ53の出力と、タイマ出力１とナンドをナンド
回路Q55で取り、該出力とタイマ出力２のナンドをナン
ド回路Q56で取って端子P307へ出力する（ｄ）。
該出力によって電源のコンバータトランスの１次側の
スイッチング素子が制御されると電源出力の検出信号で
あるエラー出力（端子P306入力）は、ｅに示すように基
準電圧を追尾するようになる。コンパレータQ53の出力
が発生しない場合でも、タイマ出力２は最低限発生し、
電源コンバータトランスのスイッチング周波数の低下を
押えている。
スイッチング素子が制御されると電源出力の検出信号で
あるエラー出力（端子P306入力）は、ｅに示すように基
準電圧を追尾するようになる。コンパレータQ53の出力
が発生しない場合でも、タイマ出力２は最低限発生し、
電源コンバータトランスのスイッチング周波数の低下を
押えている。
第５図のｆは、電源の負荷の大・小でエラー信号がど
のように変るかを示した例である。
のように変るかを示した例である。
実施例３によれば、大面積を必要とするPWM回路の代
りにタイマカウンタとナンド回路２ヶだけで済むので、
チップ占有面積を十分小さくできる。
りにタイマカウンタとナンド回路２ヶだけで済むので、
チップ占有面積を十分小さくできる。
（４）実施例４について 第６図は実施例３の回路を更に簡素化した例である。
基準信号をコンデンサC403に読み込み（充電させる）
には、まずスイッチS4をオンにした後、スイッチS3を提
供R401側に基準電圧に相当する時間だけオンした後、端
子P306側に切換える。電源VCCより抵抗R401を介してコ
ンデンサC403にC403のS3側電位で基準電圧Vs迄充電され
て、スイッチS3が端子P306（印加電圧Ve）へ切換えられ
ると、VsとVeの差の正負によってチョッパー型コンパレ
ータQ53の出力は反転するようになる。スイッチS5は動
作前にコンデンサC403のS3のコモン側で零ボルト迄リセ
ットしておくためのものである。
には、まずスイッチS4をオンにした後、スイッチS3を提
供R401側に基準電圧に相当する時間だけオンした後、端
子P306側に切換える。電源VCCより抵抗R401を介してコ
ンデンサC403にC403のS3側電位で基準電圧Vs迄充電され
て、スイッチS3が端子P306（印加電圧Ve）へ切換えられ
ると、VsとVeの差の正負によってチョッパー型コンパレ
ータQ53の出力は反転するようになる。スイッチS5は動
作前にコンデンサC403のS3のコモン側で零ボルト迄リセ
ットしておくためのものである。
第７図に実施例４の各部の電圧波形を示す。又、第８
図に同実施例のスイッチ動作のフローチャートを示す。
図に同実施例のスイッチ動作のフローチャートを示す。
実施例４によれば誤差信号と基準信号側が同一のコン
デンサC403に充電されるので、コンデンサの容量バラツ
キによる制御精度の低下を押えることが可能で、又更に
回路がシンプルになっているのでチップ占有面積を小さ
くできる。
デンサC403に充電されるので、コンデンサの容量バラツ
キによる制御精度の低下を押えることが可能で、又更に
回路がシンプルになっているのでチップ占有面積を小さ
くできる。
以上の実施例１〜実施例４は、いづれも帯電用高圧電
源の制御回路にチョッパー型コンパレータを適用したも
のであるが、他の電源の制御回路についても勿論適用す
ることができる。
源の制御回路にチョッパー型コンパレータを適用したも
のであるが、他の電源の制御回路についても勿論適用す
ることができる。
以上説明した如く、本発明では、ａ 画像形成装置の
各種電源の制御用アナログ回路をシーケンス制御用CPU,
その周辺のデジタル回路とともに１チップに集積でき
る、ｂ 電源制御は、シーケンス制御用のマイクロコン
ピュータのプログラムにより行われるものでなく、アナ
ログ回路で個別に行っている。ｃ ICはアナログ回路を
含めてＣ−MOSプロセスで形成できる、ｄ 電源の制御
回路がチップ内で配線され、外部回路へのボンディング
パッドの数が少なくできる。ｅ 電源の制御回路で用い
るチョッパー型コンパレータは、ナンド回路とスイッチ
回路と微小容量で構成できチップ占有面積が小さくでき
るということで、装置の制御回路の大部分を１チップに
集積でき、小型，ローコスト，高信頼性の画像形成装置
を得ることができる。
各種電源の制御用アナログ回路をシーケンス制御用CPU,
その周辺のデジタル回路とともに１チップに集積でき
る、ｂ 電源制御は、シーケンス制御用のマイクロコン
ピュータのプログラムにより行われるものでなく、アナ
ログ回路で個別に行っている。ｃ ICはアナログ回路を
含めてＣ−MOSプロセスで形成できる、ｄ 電源の制御
回路がチップ内で配線され、外部回路へのボンディング
パッドの数が少なくできる。ｅ 電源の制御回路で用い
るチョッパー型コンパレータは、ナンド回路とスイッチ
回路と微小容量で構成できチップ占有面積が小さくでき
るということで、装置の制御回路の大部分を１チップに
集積でき、小型，ローコスト，高信頼性の画像形成装置
を得ることができる。
第１図は実施例１の要部の回路図、第２図は実施例２の
要部の回路図、第３図は実施例２のスイッチのタイミン
グ図、第４図は実施例３の要部の回路図、第５図は実施
例３の動作波形図、第６図は実施例４の要部の回路図、
第７図は実施例４の各部電圧波形図、第８図は実施例４
のスイッチ動作のフローチャート、第９図は関連技術を
示すブロック図、第10図は第９図のICに接続されるスイ
ッチングレギュレータの回路図である。 Q1……CPUコア Q53……チョッパー型コンパレータ S3,S4……スイッチ
要部の回路図、第３図は実施例２のスイッチのタイミン
グ図、第４図は実施例３の要部の回路図、第５図は実施
例３の動作波形図、第６図は実施例４の要部の回路図、
第７図は実施例４の各部電圧波形図、第８図は実施例４
のスイッチ動作のフローチャート、第９図は関連技術を
示すブロック図、第10図は第９図のICに接続されるスイ
ッチングレギュレータの回路図である。 Q1……CPUコア Q53……チョッパー型コンパレータ S3,S4……スイッチ
Claims (1)
- 【請求項１】スイッチング電源と、 上記スイッチング電源を制御するためのアナログ回路
と、画像形成装置の動作を制御するCPUを含むデジタル
回路と、を同一チップ上に集積したICと、を備えた画像
形成装置であって、 上記アナログ回路はインバータとその両端に並列接続さ
れた第１のスイッチと上記インバータの入力側に直列接
続されたコンデンサと上記コンデンサに直列接続され、
上記CPUから出力される基準値と上記電源の出力値とを
切り換えて入力する第２のスイッチとを備えたチョッパ
ー型コンパレータを含み、上記第1,第２のスイッチは上
記CPUからの信号によりオンオフを制御され、 上記デジタル回路は上記コンパレータの出力に応じてパ
ルス幅変調された、上記スイッチング電源の駆動信号を
出力するPWM回路を含むことを特徴とする画像形成装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088146A JP2662976B2 (ja) | 1988-04-12 | 1988-04-12 | 画像形成装置 |
| DE68929285T DE68929285T2 (de) | 1988-04-12 | 1989-04-11 | Steuerungsgerät |
| EP89106352A EP0337368B1 (en) | 1988-04-12 | 1989-04-11 | Controller |
| US07/925,425 US5414862A (en) | 1988-04-12 | 1992-08-10 | Apparatus for controlling a power source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088146A JP2662976B2 (ja) | 1988-04-12 | 1988-04-12 | 画像形成装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9026614A Division JP2984616B2 (ja) | 1997-02-10 | 1997-02-10 | 電源制御用ｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260465A JPH01260465A (ja) | 1989-10-17 |
| JP2662976B2 true JP2662976B2 (ja) | 1997-10-15 |
Family
ID=13934795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088146A Expired - Lifetime JP2662976B2 (ja) | 1988-04-12 | 1988-04-12 | 画像形成装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2662976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2984616B2 (ja) | 1997-02-10 | 1999-11-29 | キヤノン株式会社 | 電源制御用ｉｃ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124362A (en) * | 1981-01-26 | 1982-08-03 | Ricoh Co Ltd | Electronic photographic copy machine |
| JPS6249336B2 (ja) * | 1981-11-28 | 1987-10-19 | Nisshin Steel Co Ltd | |
| JPS6329962A (ja) * | 1986-07-23 | 1988-02-08 | Sony Corp | 半導体装置 |
| JPS6380617A (ja) * | 1986-09-24 | 1988-04-11 | Sony Corp | チヨツパ型コンパレ−タ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286156U (ja) * | 1985-11-20 | 1987-06-02 | ||
| JPS6249336U (ja) * | 1985-12-20 | 1987-03-26 |
-
1988
- 1988-04-12 JP JP63088146A patent/JP2662976B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124362A (en) * | 1981-01-26 | 1982-08-03 | Ricoh Co Ltd | Electronic photographic copy machine |
| JPS6249336B2 (ja) * | 1981-11-28 | 1987-10-19 | Nisshin Steel Co Ltd | |
| JPS6329962A (ja) * | 1986-07-23 | 1988-02-08 | Sony Corp | 半導体装置 |
| JPS6380617A (ja) * | 1986-09-24 | 1988-04-11 | Sony Corp | チヨツパ型コンパレ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2984616B2 (ja) | 1997-02-10 | 1999-11-29 | キヤノン株式会社 | 電源制御用ｉｃ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01260465A (ja) | 1989-10-17 |
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